一种时间交织ADC的多相采样时钟产生电路 |
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| 申请号 | CN202311830783.1 | 申请日 | 2023-12-28 | 公开(公告)号 | CN117478130B | 公开(公告)日 | 2024-04-02 |
| 申请人 | 南京美辰微电子有限公司; | 发明人 | 张浩; 赵超; 殷允金; | ||||
| 摘要 | 本 发明 涉及一种时间交织ADC的多相 采样 时钟产生 电路 ，采用创新结构设计，包括具有一个压控延迟单元VCDL的倍频 锁 相环MDLL、以及扭环形计数器JC，通过复用同一个压控延迟单元VCDL技术，使得每一路采样时钟均由同一个延迟单元产生，实现 信号 的等 相位 延迟，保证了多路采样时钟具有固定 相位差 ，避免了传统结构中多级多路延迟单元使用所导致的相位失配，进而减小多通道之间采样时钟失 配对 ADC谐波的恶化；并且所设计多相采样时钟架构，以单路ADC的采样时钟 频率 为输入，相较于传统结构中由高频时钟分频产生多相时钟而言，避免了在多通道多阵列SOC芯片中高频时钟的长距离传输而带来的信号恶化。 | ||||||
| 权利要求 | 1.一种时间交织ADC的多相采样时钟产生电路，其特征在于：包括具有一个压控延迟单元VCDL的倍频锁相环MDLL、以及扭环形计数器JC，倍频锁相环MDLL的输入端接收参考时钟信号FPLL，并由倍频锁相环MDLL复用压控延迟单元VCDL，实现信号的等相位延迟，并输出倍频信号FMDLL；倍频锁相环MDLL的输出端对接扭环形计数器JC的输入端，扭环形计数器JC针对所接收来自倍频锁相环MDLL输出的倍频信号FMDLL进行分频处理，获得预设N路彼此相位差一致的时钟信号CLK[N‑1:0]，构成N路ADC采样时钟； |
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| 说明书全文 | 一种时间交织ADC的多相采样时钟产生电路技术领域[0001] 本发明涉及一种时间交织ADC的多相采样时钟产生电路，属于集成电路设计技术领域。 背景技术[0002] 模数转换器(Analog‑to‑Digital Converter，ADC)是通过采样、保持、量化、以及编码等电路，将连续输入的模拟信号转换成离散的数字信号。在如今通信基础设施中，对ADC采样速率的要求不断提高，以便支持多频段、多载波无线电系统。面对高采样速率的要求，可以通过将多路低速ADC在时间域交织合成一路高速ADC，突破单个ADC采样速率的限制，这种时间交织ADC并广泛应用在军事和航空航天领域。 [0003] 时间交织ADC是通过多个ADC并联实现的，这就需要多个具有固定相位差的采样时钟产生，才能正确实现交织采样。在目前的时钟产生电路中，不同ADC的采样时钟之间很难做到完全匹配，不可避免的会产生时钟相位偏差，这种时序不匹配会使ADC的输出频谱中出现杂散，严重影响ADC的动态性能。 [0004] 传统多相时钟产生电路可以通过多个延迟电路，延迟出所需相位差，最后经过后续的时间校准电路实现多相位采样时钟，这种方法无法保证每个采样时钟之间的相位差一致，并且每个延迟电路都会恶化时钟的抖动，很大程度上限制ADC的精度。 发明内容[0005] 本发明所要解决的技术问题是提供一种时间交织ADC的多相采样时钟产生电路，采用创新结构设计，保证多路采样时钟具有固定相位差，减小多通道之间采样时钟失配所引起对ADC谐波的恶化。 [0006] 本发明为了解决上述技术问题采用以下技术方案：本发明设计了一种时间交织ADC的多相采样时钟产生电路，包括具有一个压控延迟单元VCDL的倍频锁相环MDLL、以及扭环形计数器JC，倍频锁相环MDLL的输入端接收参考时钟信号FPLL，并由倍频锁相环MDLL复用压控延迟单元VCDL，实现信号的等相位延迟，并输出倍频信号FMDLL；倍频锁相环MDLL的输出端对接扭环形计数器JC的输入端，扭环形计数器JC针对所接收来自倍频锁相环MDLL输出的倍频信号FMDLL进行分频处理，获得预设N路彼此相位差一致的时钟信号CLK[N‑1:0]，构成N路ADC采样时钟。 [0007] 倍频锁相环MDLL还包括鉴相器PD、电荷泵CP、相位比较器PFC、逻辑选择电路LS、分频器DIV；其中，压控延迟单元VCDL的输入端分别对接电荷泵CP的输出端、相位比较器PFC的输出端，压控延迟单元VCDL根据电荷泵CP的输出、对相位比较器PFC的输出进行延迟控制，产生信号FOA和信号FOB；分频器DIV的输入端对接相位比较器PFC的输出端，分频器DIV的输出端分别对接鉴相器PD的控制端、逻辑选择电路LS的控制端，由分频器DIV对相位比较器PFC的输出进行分频，输出用于鉴相器PD的控制信号PDSW、以及用于逻辑选择电路LS的控制信号CW[1:0]； [0008] 鉴相器PD的输入端与逻辑选择电路LS的输入端相连接，且该相连接位置构成倍频锁相环MDLL的输入端，用于接收参考时钟信号FPLL，同时鉴相器PD的输入端对接压控延迟单元VCDL上信号FOA输出端，用于接收来自压控延迟单元VCDL的信号FOA，鉴相器PD在控制信号PDSW的控制下比较FPLL与FOA之间的相位差，并输出上拉脉冲信号UP和下拉脉冲信号DN；鉴相器PD的输出端对接电荷泵CP的输入端，由电荷泵CP对来自鉴相器PD的上拉脉冲信号UP和下拉脉冲信号DN进行处理，并输出控制电压Vcrl； [0009] 逻辑选择电路LS的输入端还对接压控延迟单元VCDL上信号FOA输出端，用于接收来自压控延迟单元VCDL的信号FOA，逻辑选择电路LS在控制信号CW[1:0]的控制下对FPLL和FOA进行逻辑选择，输出信号FLS；相位比较器PFC的输入端分别对接压控延迟单元VCDL上信号FOB输出端、逻辑选择电路LS的输出端，由相位比较器PFC比较FOB与FLS之间的相位差，并输出对应宽度的脉冲信号FPFC，构成相位比较器PFC的输出，同时相位比较器PFC的输出端构成倍频锁相环MDLL的输出端，由脉冲信号FPFC构成倍频信号FMDLL进行输出； [0010] 压控延迟单元VCDL根据电荷泵CP输出的控制电压Vcrl、对相位比较器PFC输出的脉冲信号FPFC进行延迟控制，产生信号FOA和信号FOB；分频器DIV对相位比较器PFC输出的脉冲信号FPFC进行分频，输出用于鉴相器PD的控制信号PDSW、以及用于逻辑选择电路LS的控制信号CW[1:0]。 [0011] 作为本发明的一种优选技术方案：所述倍频锁相环MDLL还包括缓冲器，相位比较器PFC的输出端对接缓冲器的输入端，缓冲器的输出端构成倍频锁相环MDLL的输出端，相位比较器PFC输出的脉冲信号FPFC经缓冲器输出为倍频信号FMDLL。 [0012] 作为本发明的一种优选技术方案：所述压控延迟单元VCDL包括第一反相器INV1、第二反相器INV2、第三反相器INV3、第四反相器INV4、第五反相器INV5、第六反相器INV6、第一电容C1、第二电容C2、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第一PMOS管MP1、第二PMOS管MP2、第一电阻R1和第二电阻R2； [0013] 其中，第一反相器INV1的输入端构成压控延迟单元VCDL上用于对接相位比较器PFC输出的输入端，用于接收来自相位比较器PFC输出的脉冲信号FPFC，第一反相器INV1的输出端、第二反相器INV2的输入端、第一NMOS管MN1的栅极、第一PMOS管MP1的栅极四者相连接，第二反相器INV2的输出端、第二NMOS管MN2的栅极、第二PMOS管MP2的栅极三者相连接； [0014] 第一NMOS管MN1的源极与第二NMOS管MN2的源极相连接，且该相连接位置接地AVSS；第一NMOS管MN1的漏极、第三NMOS管MN3的源极、第一电阻R1的其中一端三者相连接，第二NMOS管MN2的漏极、第四NMOS管MN4的源极、第二电阻R2的其中一端三者相连接，第一电阻R1的另一端、第一PMOS管MP1的漏极、第五NMOS管MN5的漏极、第三反相器INV3的输入端、以及第一电容C1的其中一端五者相连接，第二电阻R2的另一端、第二PMOS管MP2的漏极、第六NMOS管MN6的漏极、第五反相器INV5的输入端、以及第二电容C2的其中一端五者相连接，第一PMOS管MP1的源极与第二PMOS管的源极相连接，且该相连接端外接电源AVDD，第三NMOS管MN3的漏极与第五NMOS管的源极相连接，第三NMOS管MN3的栅极、第五NMOS管MN5的栅极、第四NMOS管MN4的栅极、第六NMOS管MN6四者相连接，且该相连接端构成用于对接电荷泵CP输出的输入端，用于接收来自电荷泵CP输出的控制电压Vcrl，第四NMOS管MN4的漏极与第六NMOS管MN6的源极相连接； [0015] 第一电容C1的另一端、第二电容C2的另一端分别接地，第三反相器INV3的输出端与第四反相器INV4的输入端相连接，第四反相器INV4的输出端构成压控延迟单元VCDL上用于输出信号FOA的输出端，第五反相器INV5的输出端与第六反相器INV6的输入端相连接，第六反相器INV6的输出端构成压控延迟单元VCDL上用于输出信号FOB的输出端。 [0016] 作为本发明的一种优选技术方案：所述逻辑选择电路LS包括第七反相器INV7、第八反相器INV8、第九反相器INV9、第七NMOS管MN7、第八NMOS管MN8、第九NMOS管MN9、第十NMOS管MN10、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第一同或门XNOR； [0017] 其中，第七NMOS管MN7的源极与第九NMOS管MN9的源极相连接，且该相连接位置接地AVSS，第七NMOS管MN7的栅极和第四PMOS管MP4的栅极相连接，且该相连接位置构成逻辑选择电路LS上用于接收来自压控延迟单元VCDL输出信号FOA的输入端，第七NMOS管MN7的漏极与第八NMOS管MN8的源极相连接，第八NMOS管MN8的栅极与第七反相器INV7的输入端相连接，且该相连接位置构成逻辑选择电路LS的控制端，用于接收来自分频器DIV输出的控制信号CW0，第八NMOS管MN8的漏极、第三PMOS管MP3的漏极、第十NMOS管MN10的漏极、第六PMOS管MP6的漏极、第七PMOS管MP7的漏极、第九反相器INV9的输入端六者相连接，第三PMOS管MP3的栅极与第七反相器INV7的输出端相连接，第三PMOS管MP3的源极与第四PMOS管MP4的漏极相连接，第四PMOS管MP4的源极、第五PMOS管MP5的源极、第七PMOS管MP7的源极三者相连接，且该相连接位置外接电源AVDD，第五PMOS管MP5的栅极与第九NMOS管MN9的栅极相连接，且该相连接位置构成逻辑选择电路LS上用于接收参考时钟信号FPLL的输入端，第五PMOS管MP5的漏极与第六PMOS管MP6的源极相连接，第六PMOS管MP6的栅极与第八反相器INV8的输入端相连接，且该相连接位置构成逻辑选择电路LS的控制端，用于接收来自分频器DIV输出的控制信号CW1，第八反相器INV8的输出端与第十NMOS管MN10的栅极相连接，第十NMOS管MN10的源极与第九NMOS管MN9的漏极相连接，第一同或门XNOR的输入端构成逻辑选择电路LS的控制端，用于接收来自分频器DIV输出的控制信号CW0、CW1，第一同或门XNOR的输出端与第七PMOS管MP7的栅极相连接，第九反相器INV9的输出端构成逻辑选择电路LS的输出端，用于输出信号FLS。 [0018] 本发明所述一种时间交织ADC的多相采样时钟产生电路，采用以上技术方案与现有技术相比，具有以下技术效果： [0019] (1)本发明所设计一种时间交织ADC的多相采样时钟产生电路，采用创新结构设计，包括具有一个压控延迟单元VCDL的倍频锁相环MDLL、以及扭环形计数器JC，通过复用同一个压控延迟单元VCDL技术，使得每一路采样时钟均由同一个延迟单元产生，实现信号的等相位延迟，保证了多路采样时钟具有固定相位差，避免了传统结构中多级多路延迟单元使用所导致的相位失配，进而减小多通道之间采样时钟失配对ADC谐波的恶化；并且所设计多相采样时钟架构，以单路ADC的采样时钟频率为输入，相较于传统结构中由高频时钟分频产生多相时钟而言，避免了在多通道多阵列SOC芯片中高频时钟的长距离传输而带来的信号恶化。附图说明 [0020] 图1为本发明设计时间交织ADC的多相采样时钟产生电路的示意图； [0021] 图2为本发明设计中倍频锁相环MDLL的时序图； [0022] 图3为本发明设计中压控延迟单元VCDL的示意图； [0023] 图4为本发明设计中逻辑选择电路LS的示意图； [0024] 图5为本发明设计中逻辑选择电路LS的时序图。 具体实施方式[0026] 本发明设计时间交织ADC的多相采样时钟产生电路，设计包括具有一个压控延迟单元VCDL的倍频锁相环MDLL(Multiply‑Delay Loop Locked)、以及扭环形计数器JC(Johnson Counter)，倍频锁相环MDLL的输入端接收参考时钟信号FPLL，并由倍频锁相环MDLL复用压控延迟单元VCDL，实现信号的等相位延迟，并输出倍频信号FMDLL；倍频锁相环MDLL的输出端对接扭环形计数器JC的输入端，扭环形计数器JC针对所接收来自倍频锁相环MDLL输出的倍频信号FMDLL进行分频处理，获得预设N路彼此相位差一致的时钟信号CLK[N‑1:0]，构成N路ADC采样时钟。 [0027] 关于上述设计方案，实际应用当中，如图1所示，所述倍频锁相环MDLL还包括鉴相器PD、电荷泵CP、相位比较器PFC、逻辑选择电路LS、分频器DIV；其中，压控延迟单元VCDL的输入端分别对接电荷泵CP的输出端、相位比较器PFC的输出端，压控延迟单元VCDL根据电荷泵CP的输出、对相位比较器PFC的输出进行延迟控制，产生信号FOA和信号FOB；分频器DIV的输入端对接相位比较器PFC的输出端，分频器DIV的输出端分别对接鉴相器PD的控制端、逻辑选择电路LS的控制端，由分频器DIV对相位比较器PFC的输出进行分频，输出用于鉴相器PD的控制信号PDSW、以及用于逻辑选择电路LS的控制信号CW[1:0]。 [0028] 如图1所示，鉴相器PD的输入端与逻辑选择电路LS的输入端相连接，且该相连接位置构成倍频锁相环MDLL的输入端，用于接收参考时钟信号FPLL，同时鉴相器PD的输入端对接压控延迟单元VCDL上信号FOA输出端，用于接收来自压控延迟单元VCDL的信号FOA，鉴相器PD在控制信号PDSW的控制下比较FPLL与FOA之间的相位差，并输出上拉脉冲信号UP和下拉脉冲信号DN；鉴相器PD的输出端对接电荷泵CP的输入端，由电荷泵CP对来自鉴相器PD的上拉脉冲信号UP和下拉脉冲信号DN进行处理，具体电荷泵CP接收上拉脉冲信号UP和下拉脉冲信号DN，对负载电容冲放电，进而产生控制电压Vcrl，并进行输出。 [0029] 如图1所示，逻辑选择电路LS的输入端还对接压控延迟单元VCDL上信号FOA输出端，用于接收来自压控延迟单元VCDL的信号FOA，逻辑选择电路LS在控制信号CW[1:0]的控制下对FPLL和FOA进行逻辑选择，输出信号FLS；相位比较器PFC的输入端分别对接压控延迟单元VCDL上信号FOB输出端、逻辑选择电路LS的输出端，由相位比较器PFC比较FOB与FLS之间的相位差，并输出对应宽度的脉冲信号FPFC，构成相位比较器PFC的输出，同时相位比较器PFC的输出端构成倍频锁相环MDLL的输出端，由脉冲信号FPFC构成倍频信号FMDLL进行输出。 [0030] 如图1所示，压控延迟单元VCDL的输入端分别对接电荷泵CP的输出端、相位比较器PFC的输出端，压控延迟单元VCDL根据电荷泵CP的输出、对相位比较器PFC的输出进行延迟控制，产生信号FOA和信号FOB；分频器DIV的输入端对接相位比较器PFC的输出端，分频器DIV的输出端分别对接鉴相器PD的控制端、逻辑选择电路LS的控制端，由分频器DIV对相位比较器PFC的输出进行分频，输出用于鉴相器PD的控制信号PDSW、以及用于逻辑选择电路LS的控制信号CW[1:0]。 [0031] 关于压控延迟单元VCDL输出信号FOA和信号FOB、以及频器DIV输出控制信号PDSW、CW[1:0]，如图1所示，即压控延迟单元VCDL根据电荷泵CP输出的控制电压Vcrl、对相位比较器PFC输出的脉冲信号FPFC进行延迟控制，产生信号FOA和信号FOB；分频器DIV对相位比较器PFC输出的脉冲信号FPFC进行分频，输出用于鉴相器PD的控制信号PDSW、以及用于逻辑选择电路LS的控制信号CW[1:0]。 [0032] 上述倍频锁相环MDLL在实际应用当中，如图2所示，逻辑选择电路LS根据参考时钟信号FPLL的第一个下降沿产生信号FLS的第一个下降沿；相位比较器PFC比较信号FLS和信号FOA下降沿之间的相位差，根据信号FLS的第一个下降沿产生脉冲信号FPFC的第一个上升沿；压控延迟单元VCDL根据脉冲信号FPFC的第一个上升沿产生信号FOA的第一个上升沿和信号FOB的第一个下降沿；相位比较器PFC根据信号FOB的第一个下降沿产生脉冲信号FPFC第一个下降沿；压控延迟单元VCDL根据脉冲信号FPFC的第一个下降沿产生信号FOA的第一个下降沿和信号FOB的第一个上升沿；逻辑选择器LS根据信号FOA的第一个下降沿产生信号FLS的第二个下降沿；相位比较器PFC又根据信号FLS的第二个下降沿产生脉冲信号FPFC的第二个上升沿，如此循环反复；分频器DIV对脉冲信号FPFC进行N分频，起到计数器功能，其中，若N＝4，则分频器DIV根据脉冲信号FPFC的第四个下降沿产生控制信号PDSW的下降沿；鉴相器PD根据控制信号PDSW，在控制信号PDSW的下降沿来临后，比较参考时钟信号FPLL和信号FOA下降沿之间的相位差，产生上拉脉冲信号UP和下拉脉冲信号DN；电荷泵CP根据上拉脉冲信号UP和下拉脉冲信号DN产生控制电压Vrcl；压控延迟单元VCDL根据控制电压Vcrl控制脉冲信号FPFC下降沿的延迟；当MDLL稳定输出时，倍频信号FMDLL是参考时钟信号FPLL的N倍，实现倍频功能。 [0033] 在进一步的实施当中，设计倍频锁相环MDLL还包括缓冲器，相位比较器PFC的输出端对接缓冲器的输入端，缓冲器的输出端构成倍频锁相环MDLL的输出端，相位比较器PFC输出的脉冲信号FPFC经缓冲器输出为倍频信号FMDLL。 [0034] 在实际实施当中，倍频锁相环MDLL中的压控延迟单元VCDL，如图3所示，具体设计包括第一反相器INV1、第二反相器INV2、第三反相器INV3、第四反相器INV4、第五反相器INV5、第六反相器INV6、第一电容C1、第二电容C2、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第一PMOS管MP1、第二PMOS管MP2、第一电阻R1和第二电阻R2。 [0035] 其中，如图3所示，第一反相器INV1的输入端构成压控延迟单元VCDL上用于对接相位比较器PFC输出的输入端，用于接收来自相位比较器PFC输出的脉冲信号FPFC，第一反相器INV1的输出端、第二反相器INV2的输入端、第一NMOS管MN1的栅极、第一PMOS管MP1的栅极四者相连接，第二反相器INV2的输出端、第二NMOS管MN2的栅极、第二PMOS管MP2的栅极三者相连接。 [0036] 如图3所示，第一NMOS管MN1的源极与第二NMOS管MN2的源极相连接，且该相连接位置接地AVSS；第一NMOS管MN1的漏极、第三NMOS管MN3的源极、第一电阻R1的其中一端三者相连接，第二NMOS管MN2的漏极、第四NMOS管MN4的源极、第二电阻R2的其中一端三者相连接，第一电阻R1的另一端、第一PMOS管MP1的漏极、第五NMOS管MN5的漏极、第三反相器INV3的输入端、以及第一电容C1的其中一端五者相连接，第二电阻R2的另一端、第二PMOS管MP2的漏极、第六NMOS管MN6的漏极、第五反相器INV5的输入端、以及第二电容C2的其中一端五者相连接，第一PMOS管MP1的源极与第二PMOS管的源极相连接，且该相连接端外接电源AVDD，第三NMOS管MN3的漏极与第五NMOS管的源极相连接，第三NMOS管MN3的栅极、第五NMOS管MN5的栅极、第四NMOS管MN4的栅极、第六NMOS管MN6四者相连接，且该相连接端构成用于对接电荷泵CP输出的输入端，用于接收来自电荷泵CP输出的控制电压Vcrl，第四NMOS管MN4的漏极与第六NMOS管MN6的源极相连接。 [0037] 如图3所示，第一电容C1的另一端、第二电容C2的另一端分别接地，第三反相器INV3的输出端与第四反相器INV4的输入端相连接，第四反相器INV4的输出端构成压控延迟单元VCDL上用于输出信号FOA的输出端，第五反相器INV5的输出端与第六反相器INV6的输入端相连接，第六反相器INV6的输出端构成压控延迟单元VCDL上用于输出信号FOB的输出端。 [0038] 此外，关于倍频锁相环MDLL中的逻辑选择电路LS，具体实际应用中，如图4所示，设计包括第七反相器INV7、第八反相器INV8、第九反相器INV9、第七NMOS管MN7、第八NMOS管MN8、第九NMOS管MN9、第十NMOS管MN10、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第一同或门XNOR。 [0039] 其中，如图4所示，第七NMOS管MN7的源极与第九NMOS管MN9的源极相连接，且该相连接位置接地AVSS，第七NMOS管MN7的栅极和第四PMOS管MP4的栅极相连接，且该相连接位置构成逻辑选择电路LS上用于接收来自压控延迟单元VCDL输出信号FOA的输入端，第七NMOS管MN7的漏极与第八NMOS管MN8的源极相连接，第八NMOS管MN8的栅极与第七反相器INV7的输入端相连接，且该相连接位置构成逻辑选择电路LS的控制端，用于接收来自分频器DIV输出的控制信号CW0，第八NMOS管MN8的漏极、第三PMOS管MP3的漏极、第十NMOS管MN10的漏极、第六PMOS管MP6的漏极、第七PMOS管MP7的漏极、第九反相器INV9的输入端六者相连接，第三PMOS管MP3的栅极与第七反相器INV7的输出端相连接，第三PMOS管MP3的源极与第四PMOS管MP4的漏极相连接，第四PMOS管MP4的源极、第五PMOS管MP5的源极、第七PMOS管MP7的源极三者相连接，且该相连接位置外接电源AVDD，第五PMOS管MP5的栅极与第九NMOS管MN9的栅极相连接，且该相连接位置构成逻辑选择电路LS上用于接收参考时钟信号FPLL的输入端，第五PMOS管MP5的漏极与第六PMOS管MP6的源极相连接，第六PMOS管MP6的栅极与第八反相器INV8的输入端相连接，且该相连接位置构成逻辑选择电路LS的控制端，用于接收来自分频器DIV输出的控制信号CW1，第八反相器INV8的输出端与第十NMOS管MN10的栅极相连接，第十NMOS管MN10的源极与第九NMOS管MN9的漏极相连接，第一同或门XNOR的输入端构成逻辑选择电路LS的控制端，用于接收来自分频器DIV输出的控制信号CW0、CW1，第一同或门XNOR的输出端与第七PMOS管MP7的栅极相连接，第九反相器INV9的输出端构成逻辑选择电路LS的输出端，用于输出信号FLS。 [0040] 本发明所设计时间交织ADC的多相采样时钟产生电路，在应用中，倍频延迟锁相环MDLL的输入为单路ADC的采样时钟频率，倍频延迟锁相环MDLL采用可复用的压控延迟单元VCDL，参考时钟信号FPLL经过同一个压控延迟单元VCDL后产生等相位的倍频信号，信号传递过程为参考时钟信号FPLL的第一个下降沿通过逻辑选择电路LS触发信号FLS的第一个下降沿。 [0041] 实际应用中，逻辑选择电路LS如图5所示，当控制信号CW0和控制信号CW1均等于0时，逻辑选择电路LS输出的信号FLS即为所接收的FPLL；当控制信号CW0和控制信号CW1均等于1时，逻辑选择电路LS输出的信号FLS即为所接收的FOA；当控制信号CW0与控制信号CW1不相等时，逻辑选择电路LS输出的信号FLS是强制为低电平；控制信号CW0和控制信号CW1的上升沿由参考时钟信号FPLL的下降沿触发，控制信号CW0的下降沿在信号FOA第N‑1个下降沿来临后置0，控制信号CW1的下降沿在控制信号PDSW的下降沿来临后置0。 [0042] 那么信号FLS包含了信号FOA下降沿的信息，信号FLS与信号FOB通过相位比较器PFC产生脉冲信号FPFC，脉冲信号FPFC的上升沿由信号FLS的下降沿触发产生，脉冲信号FPFC的下降沿由信号FOB的下降沿触发产生，因此脉冲信号FPFC的第一个上升沿是由信号FLS的第一个下降沿触发，然后脉冲信号FPFC送进压控延迟单元VCDL产生信号FOA和信号FOB。 [0043] 因此，信号FOA和信号FOB的第一个边沿是根据脉冲信号FPFC的第一个上升沿、经过压控延迟单元VCDL产生的，接着信号FOB的第一个边沿反馈给相位比较器PFC产生脉冲信号FPFC的第一个下降沿，脉冲信号FPFC的第一个下降沿送进压控延迟单元VCDL产生信号FOA和信号FOB的第二个边沿；然后信号FOA反馈给逻辑选择电路LS产生信号FLS的第二个下降沿，接着触发脉冲信号FPFC的第二上升沿，最后脉冲信号FPFC的第二上升沿继续送给压控延迟单元VCDL产生信号FOA和信号FOB，以此循环如图2时序所示。 [0044] 由上述可知信号FOA的边沿都是通过反复利用同一个压控延迟单元VCDL产生的，信号FOB信号也是如此。因此由本发明所设计的倍频锁相环MDLL可以产生等相位的倍频信号，然后通过扭环形计数器JC分频得到多路采样时钟，避免了传统结构中多级多路延迟单元的使用而导致的相位失配。 [0045] 上面结合附图对本发明的实施方式作了详细说明，但是本发明并不限于上述实施方式，在本领域普通技术人员所具备的知识范围内，还可以在不脱离本发明宗旨的前提下做出各种变化。 |
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