基于脉冲展宽及斩波PLL的时间数字转换电路 |
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| 申请号 | CN202311768198.3 | 申请日 | 2023-12-21 | 公开(公告)号 | CN117439609B | 公开(公告)日 | 2024-03-08 |
| 申请人 | 杭州万高科技股份有限公司; 国网浙江省电力有限公司营销服务中心; | 发明人 | 潘林杉; 陆春光; 宋磊; 徐永进; 崔国宇; 门长有; 孙全; 虞小鹏; | ||||
| 摘要 | 本 发明 公开了一种基于脉冲展宽及斩波PLL的时间数字转换 电路 ，属于模拟集成电路高 精度 时钟转换技术领域，包括 锁 相环电路、计数电路和脉冲展宽电路， 锁相环 电路用于将参考时钟 信号 转换为高频 时钟信号 ；计数电路用于对待量化的脉宽进行粗量化、第一细量化和第二细量化，粗量化包括对待量化的脉宽进行整数个周期的脉冲计数；脉冲展宽电路用于对待量化的脉宽中不足一个周期的窄脉冲进行展宽，获得展宽后的脉冲；第一细量化和第二细量化包括对展宽后的脉冲进行整数个周期的脉冲计数，第一细量化的触发信号 相位 和第二细量化的触发信号相位不同。该时间数字转换电路能够避免出现细计数器未来得及翻转，导致量化偏差一整个周期，以及减少功耗与面积。 | ||||||
| 权利要求 | 1.一种基于脉冲展宽及斩波PLL的时间数字转换电路，其特征在于，包括锁相环电路、计数电路和脉冲展宽电路，所述锁相环电路，用于将输入的参考时钟信号转换为高频时钟信号，并输出相位信息；所述计数电路，用于基于所述高频时钟信号对输入的待量化的脉宽进行粗量化、第一细量化和第二细量化，所述粗量化包括对所述输入的待量化的脉宽进行整数个周期的脉冲计数；所述脉冲展宽电路，用于对所述输入的待量化的脉宽中不足一个周期的窄脉冲进行展宽，获得展宽后的脉冲；所述第一细量化和第二细量化包括对所述展宽后的脉冲进行整数个周期的脉冲计数，第一细量化的触发信号相位和第二细量化的触发信号相位不同。 |
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| 说明书全文 | 基于脉冲展宽及斩波PLL的时间数字转换电路技术领域背景技术[0002] 时间作为一个非常重要的物理常量，有着极为深远的探索价值以及极为广泛的应用场景。在日常生活中，对于时间的精度需求一般达到毫米级别就足够了，但对于精密系统而言，时间的准确性对于系统的精确性起着至关重要，通常精度需要达到皮秒级别甚至飞秒级别。常见的精密系统应用有激光雷达测距、全数字锁相环、高能物理、医学成像诸如此类等等。关于时间的测量，主要采取的方案可以分为两种：时间幅度转换器（TAC，Time‑to‑Amplitude Converter）和时间数字转换器（TDC）。 [0003] 在最初TDC还没有被提出时，TAC方案是时间测量的最为常见的手段，被广泛应用于多个领域。TAC方案将输入时间间隔转换为模拟量，例如运用电容的充放电，将时间间隔转变为电压，之后模拟量的幅值表示时间间隔的长度。连续输出的幅值限定TAC方案分辨率高。然而，工艺、电压和温度（PVT，Process Voltage Temperature）变化对模拟信号的影响较大，其中的偏差会大大影响到测量的精度和线性度。此外，随着数字CMOS工艺的进步，越来越多的电路的发展趋势是数字化、模块化。为了适应与系统中其他模块的数字通信，需要在TAC中加入一个级联的模数转换器（ADC，Analog‑to‑Digital Converter），这不可避免地增加了功耗。 [0004] 为了解决这一问题，20世纪八十年代TDC的研究兴起。TDC（Time‑to‑Digital Converter，时间数字转换器）是时间量化电路中的关键组成，它能够将时间信息转化成电压信息再转化成数字信息。根据其原理，这些应用一般可以分为两类：锁相环（Phase‑Locked Loop，PLL）和飞行时间（Time of Flight，ToF）测量。在ToF测量中，主要目的是测量超声波的飞行时间。在PLL中，时间测量电路检测参考时钟和反馈时钟之间的相位差，将相位差转换为控制信号，改变振荡器的频率，直到反馈时钟与参考时钟在相位和频率相匹配。现有技术中PLL容易产生时钟抖动。另外，TDC采用一个细计数器与一个粗计数器，会出现时序不同步导致的量化偏差一整个周期的情况；脉冲展宽电路中复位电压不是VDD（Voltage Drain Drain，电源电压），因此需要额外的LDO（Low Dropout Regulator，线性稳压器）对其进行供电，TDC功耗与面积较大。 发明内容[0005] 发明目的：本发明所要解决的技术问题是针对现有技术的不足，提供一种基于脉冲展宽及斩波PLL的时间数字转换电路。 [0006] 为了解决上述技术问题，本发明公开了一种基于脉冲展宽及斩波PLL的时间数字转换电路，包括锁相环电路、计数电路和脉冲展宽电路，所述锁相环电路，用于将输入的参考时钟信号转换为高频时钟信号，并输出相位信息；所述计数电路，用于基于所述高频时钟信号对输入的待量化的脉宽进行粗量化、第一细量化和第二细量化，所述粗量化包括对所述输入的待量化的脉宽进行整数个周期的脉冲计数；所述脉冲展宽电路，用于对所述输入的待量化的脉宽中不足一个周期的窄脉冲进行展宽，获得展宽后的脉冲；所述第一细量化和第二细量化包括对所述展宽后的脉冲进行整数个周期的脉冲计数，第一细量化的触发信号相位和第二细量化的触发信号相位不同。 [0007] 锁相环电路对输入的参考时钟信号的依赖性小，并且锁定较快。 [0008] 进一步地，所述计数电路包括粗计数器、第一细计数器和第二细计数器，所述粗计数器用于对所述输入的待量化的脉宽进行整数个周期的脉冲计数。 [0009] 所述第一细计数器，用于对所述展宽后的脉冲进行整数个周期的脉冲计数。 [0010] 所述第二细计数器，用于滞后第一细计数器多个相位后对所述展宽后的脉冲进行整数个周期的脉冲计数，根据第二细计数器的值判断第一细计数器的值是否正确。 [0011] 进一步地，所述锁相环电路包括鉴频鉴相器、电荷泵、低通滤波器、压控振荡器、D触发器组和分频器，所述鉴频鉴相器，用于将参考时钟信号和所述高频时钟信号经过分频器输出的反馈信号进行比较，获得两个信号的频率上的偏差以及相位上的偏差，针对偏差输出上拉控制信号和下拉控制信号。 [0012] 所述电荷泵，用于根据所述上拉控制信号和下拉控制信号进行充放电行为，获得第一控制信号，所述第一控制信号包括高频信号。 [0013] 所述低通滤波器，用于滤除第一控制信号中的高频信号，获得第二控制信号。 [0014] 所述压控振荡器，用于基于第二控制信号生成两个以上的相位信息和高频时钟信号。 [0015] 所述D触发器组，用于读取某一时刻两个以上的相位信息和高频时钟信号，所述高频时钟信号经过分频器输出反馈信号。 [0017] 所述充放电开关组，用于控制后续电路充放电，包括第一开关、第二开关、第三开关和第四开关，第一开关的一端和第二开关的一端均与第三电流镜连接；第一开关的另一端与第三开关的一端连接，连接处作为后续电路的第一输入；第二开关的另一端与第四开关的一端连接，连接处作为后续电路的第二输入；第三开关的另一端和第四开关的另一端均与第四电流镜连接。 [0018] 进一步地，所述第二开关由上拉控制信号控制，所述第一开关由上拉控制信号的差分信号控制；所述第四开关由下拉控制信号控制，所述第三开关由下拉控制信号的差分信号控制；当上拉控制信号高电平、下拉控制信号低电平时，第一开关和第四开关闭合，第三电流镜对后续电路充电；当上拉控制信号低电平、下拉控制信号高电平时，第二开关和第三开关闭合，第四电流镜对后续电路放电。 [0019] 进一步地，所述后续电路包括第一斩波器、放大器和第二斩波器，所述第一输入连接至第一斩波器的负输入端，第二输入连接至第一斩波器的正输入端，第一斩波器的正输出端和负输出端分别连接放大器的正输入端和负输入端，放大器的正输出端和负输出端分别连接第二斩波器的正输入端和负输入端，第二斩波器的正输出端输出第一控制信号。PLL产生的时钟抖动主要来源于热噪声、闪烁噪声以及时钟信号馈通导致的。本申请在PLL中对电荷泵增加斩波器，减小了压控振荡器积累产生的闪烁噪声。 [0020] 进一步地，所述脉冲展宽电路包括复位电路和电压比较电路，所述复位电路用于为电压比较电路进行电压复位。 [0021] 所述电压比较电路，用于将所述输入的待量化的脉宽中不足一个周期的窄脉冲转换为宽脉冲，以及根据复位电路进行电压复位。 [0022] 进一步地，所述复位电路包括第七PMOS管、第八PMOS管、第九NMOS管和第三电容，第八PMOS管的栅极由第五开关控制，源极连接电源电压VDD，漏极和第七PMOS管的源极连接，连接处与第三电容的一端连接，第三电容的另一端与接地电压VSS连接；第七PMOS管的栅极由第六开关控制，漏极分别连接所述电压比较电路和第九NMOS管的漏极；第九NMOS管的栅极由第七开关控制，源极与接地电压VSS连接。 [0023] 进一步地，所述电压比较电路包括第一NMOS管、第二NMOS管、第一电容、第二电容、第五PMOS管、第六PMOS管、第一电流源I1和第二电流源I2，所述第五PMOS管的源极和第六PMOS管的源极连接，连接处与第七PMOS管的漏极连接；第五PMOS管的栅级和第六PMOS管的源极均由第八开关控制；第五PMOS管的漏极连接第一电容的一端，连接处产生第一电压，连接处与第一NMOS管的漏极连接；第六PMOS管的漏极连接第二电容的一端，连接处产生第二电压，连接处与第二NMOS管的漏极连接；第一电容的另一端和第二电容的另一端连接，连接处接地。 [0024] 第一NMOS管的源极连接第一电流源I1的一端，栅极连接第一脉冲信号，第一电流源I1的另一端接地；第二NMOS管的源极连接第二电流源I2的一端，栅极连接第二脉冲信号，第二电流源I2的另一端接地。 [0025] 进一步地，所述电压比较电路还包括第三NMOS管和第四NMOS管，所述第三NMOS管的漏极连接电源电压VDD，源极与第一NMOS管的源极连接，栅极连接第三脉冲信号，所述第三脉冲信号与第一脉冲信号互为差分信号；第四NMOS管的漏极连接电源电压VDD，源极与第二NMOS管的源极连接，栅极连接第四脉冲信号，所述第四脉冲信号与第二脉冲信号互为差分信号。 [0026] 进一步地，所述脉冲展宽电路的时序包括等待阶段、电容复位阶段和量化阶段，等待阶段，第六开关和第七开关为高电平，第五开关和第八开关为低电平，此时第八PMOS管和第九NMOS管打开，第七PMOS管关闭，电源电压VDD对第三电容进行充电，接地电压VSS使得电流都从第九NMOS管流入地。 [0027] 电容复位阶段，第五开关为高电平，第六开关、第七开关和第八开关为低电平，第八PMOS管和第九NMOS管关闭，第五PMOS管、第六PMOS管和第七PMOS管打开，此时第三电容C3中的电流流向第一电容C1和第二电容C2，第三电容C3与第一电容C1、第二电容C2并联后分压，实现VSET = VDD*C3/(C3+C1+C2)；采用电容的分压与充放电，设计相应的开关控制信号，从而对电压比较电路进行复位。 [0028] 量化阶段，第五开关和第七开关为低电平，第六开关和第八开关为高电平，第八PMOS管打开，对第三电容C3进行充电，恢复至电源电压VDD；第七PMOS管关闭，将第三电容C3和第一电容C1、第二电容C2的连接进行关闭；第九NMOS管关闭，避免C1、C2上的电流从M9上流出；第五PMOS管和第六PMOS管打开，在第一脉冲信号、第二脉冲信号、第三脉冲信号和第四脉冲信号的控制下使得第一电容C1、第二电容C2上的第一电压和第二电压降低；第一脉冲信号高电平时第一电压快速下降，第二脉冲信号高电平时第二电压相对而言较慢的下降，脉冲展宽比例k定义为：k =(I1/I2)*(C2/C1)+1。 [0029] 进一步地，所述脉冲展宽电路还包括数字逻辑电路，所述数字逻辑电路用于根据所述输入的待量化的脉宽中不足一个周期的窄脉冲输出第一脉冲信号、第二脉冲信号、第三脉冲信号和第四脉冲信号，所述第一脉冲信号与所述输入的待量化的脉宽中不足一个周期的窄脉冲宽度相同，当第一脉冲信号的下降沿到来时，第二脉冲信号开始输出高电平。 [0030] 有益效果：1. 本申请采用的是PLL生成TDC需要的高频时钟信号，电荷泵采用斩波器结构减少环路中压控振荡器的闪烁噪声。 [0031] 2. 针对计数器触发的时序问题，为避免出现细计数器未来得及翻转，导致量化偏差一整个周期，采用两个细计数器从而可以避免此类问题。 [0033] 下面结合附图和具体实施方式对本发明做更进一步的具体说明，本发明的上述和/或其他方面的优点将会变得更加清楚。 [0034] 图1为本申请实施例提供的一种基于脉冲展宽及斩波PLL的时间数字转换电路的结构示意图。 [0035] 图2为本申请实施例提供的一种基于脉冲展宽及斩波PLL的时间数字转换电路中锁相环电路结构示意图。 [0036] 图3为本申请实施例提供的一种基于脉冲展宽及斩波PLL的时间数字转换电路的锁相环电路中电荷泵结构示意图。 [0037] 图4为传统电荷泵结构示意图。 [0038] 图5为本申请实施例提供的一种基于脉冲展宽及斩波PLL的时间数字转换电路中脉冲展宽电路图。 [0039] 图6为本申请实施例提供的一种基于脉冲展宽及斩波PLL的时间数字转换电路中脉冲展宽电路的时序图。 [0040] 图7为本申请实施例提供的一种基于脉冲展宽及斩波PLL的时间数字转换电路的脉冲展宽电路中第一电容和第二电容上的电压变化过程图。 [0041] 图8为本申请实施例提供的一种基于脉冲展宽及斩波PLL的时间数字转换电路的脉冲展宽电路中数字逻辑电路产生差分信号示意图。 [0042] 图9为本申请实施例提供的一种基于脉冲展宽及斩波PLL的时间数字转换电路中计数电路进行粗细量化示意图。 具体实施方式[0043] 下面将结合附图，对本发明的实施例进行描述。 [0045] 图1是本申请实施例提供的一种基于脉冲展宽及斩波PLL的时间数字转换电路的整体框架图，包括锁相环电路（PLL）、计数电路和脉冲展宽电路，所述锁相环电路，用于将输入的参考时钟信号转换为高频时钟信号，并输出相位信息；所述计数电路，用于基于所述高频时钟信号对输入的待量化的脉宽进行粗量化、第一细量化和第二细量化，所述粗量化包括对所述输入的待量化的脉宽进行整数个周期的脉冲计数；所述脉冲展宽电路，用于对所述输入的待量化的脉宽中不足一个周期的窄脉冲进行展宽，获得展宽后的脉冲；所述第一细量化和第二细量化包括对所述展宽后的脉冲进行整数个周期的脉冲计数，第一细量化的触发信号相位和第二细量化的触发信号相位不同。脉冲展宽电路完成脉冲展宽后还需要到锁相环电路读取相位信息。 [0046] 所述时间数字转换电路还包括其他电路，例如编码器和校准电路，属于现有技术，本发明实施例在此不做限定。 [0047] 所述计数电路包括粗计数器、第一细计数器和第二细计数器，所述粗计数器用于对所述输入的待量化的脉宽进行整数个周期的脉冲计数。 [0048] 所述第一细计数器，用于对所述展宽后的脉冲进行整数个周期的脉冲计数。 [0049] 所述第二细计数器，用于滞后第一细计数器多个相位后对所述展宽后的脉冲进行整数个周期的脉冲计数，根据第二细计数器的值判断第一细计数器的值是否正确。 [0050] 所述周期为所述高频时钟信号的周期，在具体实现过程中，PLL可以输出十个相位，粗计数器可以输出20位输出结果，第一细计数器和第二细计数器可以输出8位输出结果。 [0051] CLKREF信号为输入的参考时钟信号，INPUT信号是输入的待量化的脉宽，PHASE<9:0>是PLL输出的十个相位信息，PHASE_OUT<3:0>是编码器对十个相位信号进行编码后的输出。CLK信号是PLL输出的高频时钟信号，CALI信号是外部输入的校准使能信号，DONE信号是量化完成的标志信号，COARSE<19:0>是20位的粗计数器的输出结果，FINE_FIR<7:0>是第一个细计数器的输出结果，FINE_SEC<7:0>是第二个细计数器的输出结果，COMP信号是脉冲展宽的完成信号。校准电路用于根据校准使能信号CALI和高频时钟信号CLK对脉冲展宽电路中的展宽倍数进行校准，减小工艺、温度、电源等因素带来的非线性影响。 [0052] 时间数字转换电路的核心是将输入的待量化的脉宽（一个较长的脉冲）进行两次量化，如图9所示，将一个长脉冲分为两个部分，一个部分是较长的整数个周期的脉冲，这一部分只要计数有多少个周期即可，使用粗计数器进行记录。另一个是不足一个周期的窄脉冲，这一部分需要经过脉冲展宽电路进行展宽，然后再对其进行量化（余量量化），使用细计数器进行量化。转换电路的精度取决于细计数器的最小分辨率。 [0053] 余量量化过程细计数器记录的也是展宽后的脉冲，PLL的输出除了输出时钟以外还有十个相位，因此PLL的时钟分辨率可以达到PLL输出时钟除以相位数。由于信号传输存在延时，PLL的输出相位经过编码后可以记为0到9，由于细计数器的时钟相对PLL的相位输出存在一定延时，于是可能会出现相位从9跳转到0，但是细计数器还没有加1的情况，出现这种情况时，误差就是一整个PLL的输出时钟周期，误差较大。此时增加一个细计数器，第二细计数器的触发信号比第一细计数器的触发信号可以晚两三个相位左右，这样就可以根据第二细计数器的值来判断第一细计数器是否出现未跳转情况。如果只有一个第一细计数器，那么当相位输出为9时，无法确定第一细计数器是否已经加1，有了第二细计数器就可以根据第二细计数器的值来判断第一细计数器1是否已经加1过了。 [0054] 两个细计数器有以下几种情况。如果第二细计数器与第一细计数器的值一样，那么说明第一细计数器的值是准的。如果相位输出是9，并且此时第二细计数器的值比第一细计数器的值大一，那么第一细计数器的值是错误的，需要以第二细计数器的值为准。 [0055] 本实施例中，所述锁相环电路包括鉴频鉴相器、电荷泵、低通滤波器、压控振荡器、D触发器组和分频器，所述鉴频鉴相器，用于将参考时钟信号CLKREF和所述高频时钟信号CLK经过分频器输出的反馈信号进行比较，获得两个信号的频率上的偏差以及相位上的偏差，针对偏差输出上拉控制信号UP信号和下拉控制信号DOWN信号。 [0056] 所述电荷泵，用于根据所述上拉控制信号UP信号和下拉控制信号DOWN信号进行充放电行为，获得第一控制信号，所述第一控制信号包括高频信号。 [0057] 所述低通滤波器，用于滤除第一控制信号中的高频信号，获得第二控制信号。 [0058] 所述压控振荡器，用于基于第二控制信号生成两个以上的相位信息和高频时钟信号。 [0059] 所述D触发器组，用于读取某一时刻所述两个以上的相位信息和高频时钟信号，所述高频时钟信号经过分频器输出反馈信号。 [0060] 图2是PLL的结构图。由外部输入的参考时钟信号CLKREF，以及PLL的分频输出时钟共同输入到鉴频鉴相器中，从而获得两个信号的频率上的偏差以及相位上的偏差。针对偏差输出相应的控制信号（UP信号、DOWN信号）使得电荷泵进行相应的充放电行为。UP高电平、DOWN低电平时电荷泵进行充电，DOWN高电平、UP低电平时电荷泵进行放电。电荷泵输出的控制信号存在一定的高频信号，需要经过低通滤波器将高频部分进行滤除，从而获得压控振荡器的控制信号，这个控制信号影响着振荡器的频率。压控振荡器可以生成十个相位，经过D触发器组读取某一时刻的十个相位信息与高频时钟信号，高频时钟信号经过分频器作为反馈信号。 [0061] 本实施例中，所述电荷泵包括第三电流镜I3、第四电流镜I4、充放电开关组和后续电路，所述第三电流镜I3和第四电流镜I4用于为后续电路提供充放电路径。 [0062] 所述充放电开关组，用于控制后续电路充放电，包括第一开关SW1、第二开关SW2、第三开关SW3和第四开关SW4，第一开关SW1、的一端和第二开关SW2的一端均与第三电流镜I3连接；第一开关SW1、的另一端与第三开关SW3的一端连接，连接处作为后续电路的第一输入；第二开关SW2的另一端与第四开关SW4的一端连接，连接处作为后续电路的第二输入；第三开关SW3的另一端和第四开关SW4的另一端均与第四电流镜I4连接。 [0063] 所述后续电路包括第一斩波器、放大器和第二斩波器，所述第一输入连接至第一斩波器的负输入端，第二输入连接至第一斩波器的正输入端，第一斩波器的正输出端和负输出端分别连接放大器的正输入端和负输入端，放大器的正输出端和负输出端分别连接第二斩波器的正输入端和负输入端，第二斩波器的正输出端输出第一控制信号。第一斩波器和第二斩波器的时钟相同，均为高频时钟信号CLK。 [0064] 图3是含有斩波器的电荷泵。与传统电荷泵不同，传统电荷泵，如图4所示采用一组共两个开关来控制充放电，由SW2（即UP信号控制的开关）来控制对后续电路的充电，由SW4（即DOWN信号控制的开关）来控制后续电路的放电。但是由于同时打开电荷泵的充电和放电电流的开关，就需要电荷泵有良好的匹配，充放电的失配会引起锁定时时钟的相位有一定的偏差。并且这样的话第三电流镜I3和第四电流镜I4处于不断切换开关的状态，会导致较多的非线性。此外，一些非理性效应例如电荷共享、电荷注入等，也会影响电荷泵的性能。 [0065] 如图3所示，本申请实施例采用的是两组共四个开关来控制电荷泵的充放电，减少因开关的非线性导致的充放电的非线性。同时采用斩波器，将不需要的低频闪烁噪声调制到高频，从而减小闪烁噪声对于PLL的时钟抖动的影响。第一开关SW1是UP的差分信号UPB控制的开关，第二开关SW2是UP信号控制的开关，第三开关SW3是DOWN的差分信号DNB控制的开关，第四开关SW4是DOWN信号控制的开关。当第一开关SW1和第四开关SW4闭合时（即UP高电平、DOWN低电平）第三电流镜I3对后续电路进行充电，当第二开关SW2和第三开关SW3闭合时（即DOWN高电平、UP低电平）第四电流镜I4对后续电路进行放电。这样可以保证两个电流镜I3和I4一直都在工作，从而避免了开关的打开与闭合时电压抖动，导致电流镜I3和I4输出抖动，从而影响电荷泵之后的控制电压抖动。 [0066] 本实施例中，所述脉冲展宽电路包括复位电路和电压比较电路，所述复位电路用于为电压比较电路进行电压复位。 [0067] 所述电压比较电路，用于将所述输入的待量化的脉宽中不足一个周期的窄脉冲转换为宽脉冲，以及根据复位电路进行电压复位。 [0068] 所述复位电路包括第七PMOS管M7、第八PMOS管M8、第九NMOS管M9和第三电容C3，第八PMOS管M8的栅极由第五开关SW5控制，源极连接电源电压VDD，漏极和第七PMOS管M7的源极连接，连接处与第三电容C3的一端连接，第三电容C3的另一端与接地电压VSS连接；第七PMOS管M7的栅极由第六开关SW6控制，漏极分别连接所述电压比较电路和第九NMOS管M9的漏极；第九NMOS管M9的栅极由第七开关SW7控制，源极与接地电压VSS连接。 [0069] 所述电压比较电路包括第一NMOS管M1、第二NMOS管M2、第一电容C1、第二电容C2、第五PMOS管M5、第六PMOS管M6、第一电流源I1和第二电流源I2，所述第五PMOS管M5的源极和第六PMOS管M6的源极连接，连接处与第七PMOS管M7的漏极连接；第五PMOS管M5的栅级和第六PMOS管M6的源极均由第八开关SW8控制；第五PMOS管M5的漏极连接第一电容C1的一端，连接处产生第一电压V1，连接处与第一NMOS管M1的漏极连接；第六PMOS管M6的漏极连接第二电容C2的一端，连接处产生第二电压V2，连接处与第二NMOS管M2的漏极连接；第一电容C1的另一端和第二电容C2的另一端连接，连接处接地。 [0070] 第一NMOS管M1的源极连接第一电流源I1的一端，栅极连接第一脉冲信号T1，第一电流源I1的另一端接地；第二NMOS管M2的源极连接第二电流源I2的一端，栅极连接第二脉冲信号T2，第二电流源I2的另一端接地。 [0071] 在具体实现过程中，C1＜C2，I1＞I2。 [0072] 所述电压比较电路还包括第三NMOS管M3和第四NMOS管M4，所述第三NMOS管M3的漏极连接电源电压VDD，源极与第一NMOS管M1的源极连接，栅极连接第三脉冲信号T1N，所述第三脉冲信号T1N与第一脉冲信号T1互为差分信号；第四NMOS管M4的漏极连接电源电压VDD，源极与第二NMOS管M2的源极连接，栅极连接第四脉冲信号T2N，所述第四脉冲信号T2N与第二脉冲信号T2互为差分信号。 [0073] 所述脉冲展宽电路还包括比较器，所述比较器用于当电压比较电路将所述输入的待量化的脉宽中不足一个周期的窄脉冲转换为宽脉冲时，输出脉冲展宽的完成信号COMP。 [0074] 图5是脉冲展宽电路结构图。脉冲展宽电路需要将所述输入的待量化的脉宽中不足一个周期的窄脉冲TIN（对应图7的t1‑t2段）转换成宽脉冲（对应图7中的t2‑t3一段）。脉冲展宽电路工作时，第一电容C1、第二电容C2上的电压变化过程如图7所示。脉冲展宽电路还包括数字逻辑电路，对于输入的窄脉冲TIN，需要先经过数字逻辑电路产生两组差分信号第一脉冲信号T1、第三脉冲信号T1N和第二脉冲信号T2、第四脉冲信号T2N，如图8所示。其中第一脉冲信号T1是与窄脉冲TIN宽度相同的脉冲信号，用来控制大电流第一电流源I1给小电容第一电容C1的放电过程；当第一脉冲信号T1脉冲下降沿来到时，第二脉冲信号T2开始输出高电平，用来控制小电流第二电流源I2给大电容第二电容C2的放电过程；第一脉冲信号T1高电平时，第一电流源I1电流支路走第一NMOS管M1，第一脉冲信号T1低电平时，第一电流源I1电流支路走第三NMOS管M3。第三脉冲信号T1N与第四脉冲信号T2N是为了保证下面两个电流源I1和I2能够一直在工作，从而避免开关SW5‑SW8的打开与闭合时电压突变，导致电流源I1和I2输出抖动，从而影响两个电容第一电容C1和第二电容C2的放电速度，进而会改变脉冲展宽比例k。第一脉冲信号T1高电平时刻，第一NMOS管M1打开，大电流第一电流源I1给小电容第一电容C1放电，此时放电速度较快；第二脉冲信号T2高电平时刻，此时小电流第二电流源I2给大电容第二电容C2放电，此时放电速度较慢。当第一电容C1上的电压（第一电压V1）和第二电容C2上的电压（第二电压V2）到达一致时，比较器输出跳转为高电平，表示脉冲展宽的完成。之后将第一电容C1和第二电容C2的电压复位，到此一次脉冲展宽就完成了。同时SW5‑SW8控制着电容的复位工作，脉冲展宽电路的时序图如图6所示，包括等待阶段、电容复位阶段、量化阶段。 [0075] 等待阶段，第六开关SW6、第七开关SW7为高电平，第五开关SW5、第八开关SW8为低电平，此时第八PMOS管M8、第九NMOS管M9打开，第七PMOS管M7关闭，电源VDD对第三电容C3电容进行充电，地VSS使得电流都从第九NMOS管M9流入地。 [0076] 电容复位阶段，第五开关SW5为高电平，第六开关SW6、第七开关SW7、第八开关SW8为低电平，第八PMOS管M8、第九NMOS管M9关闭，第五PMOS管M5、第六PMOS管M6、第七PMOS管M7打开，此时第三电容C3中的电流流向第一电容C1和第二电容C2，第三电容C3与第一电容C1、第二电容C2并联后分压，从而实现VSET = VDD*C3/(C3+C1+C2)。 [0077] 量化阶段，第五开关SW5、第七开关SW7为低电平，第六开关SW6、第八开关SW8为高电平，第八PMOS管M8打开，对第三电容C3进行充电，恢复至电源电压VDD。第七PMOS管M7关闭，将第三电容C3和第一电容C1、第二电容C2的连接进行关闭，第九NMOS管M9关闭，避免第一电容C1、第二电容C2上的电流从第九NMOS管M9上流出。第五PMOS管M5、第六PMOS管M6打开，在第一脉冲信号T1、第三脉冲信号T1N、第二脉冲信号T2、第四脉冲信号T2N的控制下使得第一电容C1、第二电容C2上的电压V1、V2降低。第一脉冲信号T1高电平时，第一电压V1快速下降，第二脉冲信号T2高电平时，第二电压V2相对而言较慢的下降，第一电压V1、第二电压V2下降的速度比与第一电压V1、第二电压V2之比、第一电流源I1、第二电流源I2电流之比有关。脉冲展宽比例k定义为两种下降速率加一，则k =(I1/I2)*(C2/C1)+1。 [0078] 本发明提供了一种基于脉冲展宽及斩波PLL的时间数字转换电路的思路，具体实现该技术方案的方法和途径很多，以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。本实施例中未明确的各组成部分均可用现有技术加以实现。 |
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