一种无毛刺数控振荡器电路及其规模确定方法 |
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| 申请号 | CN202311474466.0 | 申请日 | 2023-11-07 | 公开(公告)号 | CN117439601A | 公开(公告)日 | 2024-01-23 |
| 申请人 | 南京航空航天大学; | 发明人 | 申志浩; 陈鑫; 杨迎; | ||||
| 摘要 | 本 发明 公开了一种无毛刺数控 振荡器 电路 及其规模确定方法。无毛刺数控振荡器电路采用基于可控延时 链环 路的设计方案，包括固定延时模 块 、粗调模块、细调模块和控制字切换模块。本发明能够消除在控制字切换时引入的时钟毛刺，且电路结构简单，可移植性强，适用于高度集成的片上系统和对可移植性要求较高的集成电路领域。 | ||||||
| 权利要求 | 1.一种无毛刺数控振荡器电路，其特征在于，包括固定延时模块、粗调模块、细调模块和控制字切换模块； |
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| 说明书全文 | 一种无毛刺数控振荡器电路及其规模确定方法技术领域[0001] 本发明涉及电路与系统的时钟产生器领域，尤其涉及数字电路中数控振荡器的设计，具体涉及一种无毛刺数控振荡器电路及其规模确定方法。 背景技术[0002] 随着集成电路工艺的不断发展，高性能、低成本已成为 SoC 设计的主要挑战，对片上时钟发生器锁相环的要求也不断提高。传统的模拟锁相环含有无源器件，占用面积大，无法跟随工艺的发展成比例的降低面积，而且模拟电路部分容易受到噪声的干扰。而全数字锁相环具有集成度高、可移植性强、成本低和抗噪声能力强等优势，正在逐步发展为高度数字化集成的片上时钟的首选。 [0003] 数控振荡器作为全数字锁相环的最基本模块，为了适应如今高度集成的片上系统，对其进行合理的设计与优化是极其必要的。数控振荡器的职责是产生稳定的振荡时钟，通过改变外部数字控制信号来调整振荡器的振荡频率，实现振荡器频率可控的目的。近年来，随着全数字锁相环的发展，数控振荡器受到了广泛关注，其新型结构也不断被提出，按实现方式主要分为三种类型：1）高频振荡器和分频器构成的数控振荡器。该数控振荡器由一个振荡频率固定的环形振荡器和一个分频器组成，通过控制分频器中的控制字长来调整振荡频率。这种类型的振荡器可移植性强，但是分辨率不高。2）数模转换器和环形振荡器构成的数控振荡器。该数控振荡器由一个数字控制的电流源和一个模拟环形振荡器构成。数字控制字可以改变电流源的尾电流，尾电流可以改变振荡器中延迟单元的延迟时间，从而实现改变振荡器频率的目的。这种类型的数控振荡器是模拟电路，不容易移植，且容易受到温度、噪声等因素的影响。3）基于可控延迟链的环形振荡器。该数控振荡器是一个通过奇数个反相器首尾相连形成的环形振荡器，按照控制方式其可以分为两种。第一种是振荡器延迟单元的数目不变，延迟单元的延迟时间受到数字控制字的调控。这种类型的数控振荡器分辨率高，但为了调控延迟单元的延迟时间会引入大量的数字控制字和附加单元。第二种是振荡器延迟单元的延迟时间不变，延迟单元的数目受到数字控制字的调控。 [0004] 无论是哪一种结构，为了适应高度集成的片上系统，缩短设计周期，数控振荡器必须具有集成度高、可移植性强的特点。此外，为了提供稳定的时钟，数控振荡器还需要解决在切换控制字时会引入时钟毛刺的问题。 发明内容[0006] 本发明为解决上述技术问题采用了以下技术方案：一种无毛刺数控振荡器电路，包括固定延时模块、粗调模块、细调模块和控制字切换模块； 所述固定延时模块包含M个依次顺序相连的反相器，M为大于等于1的自然数，其中，第一个反相器的输入端作为固定延时模块的输入端，第M个反相器的输出端作为固定延时模块的输出端； 所述粗调模块包含N个P选1数据选择器、第一N选1数据选择器、第二N选1数据选择器、以及P*N个缓冲单元，N为大于等于2的自然数,P为2的L次方，L为正整数； 所述缓冲单元包含U个依次顺序相连的缓冲器，U为4的倍数且U大于等于4；所述缓冲器包含2个依次顺序相连的反相器； 所述P*N个缓冲单元依次顺序相连，其中，第一个缓冲器链的输入端接固定延时模块的输出端；第i+1个P选1数据选择器的P个输入端分别和第i*N+1个、第i*N+2个、……、第i*N+P个缓冲单元的输入端对应相连，第一N选1数据选择器的N个输入端分别和N个P选1数据选择器的输出端对应相连，第二N选1数据选择器的N个输入端分别和第i*N+P个缓冲单元的输入端对应相连，i为大于等于0且小于N的自然数；第一N选1数据选择器的输出端作为粗调模块的Mux1_out输出端，第二N选1数据选择器的输出端作为粗调模块的Mux2_out输出端；所述N个P选1数据选择器的选择端相连后作为粗调模块的第一输入端，第一N选1数据选择器的选择端作为粗调模块的第二输入端，第二N选1数据选择器的选择端作为粗调模块的第三输入端； 所述细调模块包含第一细调单元、第二细调单元、4选1数据选择器、或门和与非门； 所述第一细调单元、第二细调单元结构相同，均包含U个依次顺序相连的缓冲器； 所述4选1数据选择器的4个输入端分别和第一细调单元中第U/4个缓冲器、第U/2个缓冲器、第3U/4个缓冲器、第U个缓冲器的输出端相连，选择端作为细调模块的第三输入端； 所述第一细调单元的输入端接粗调模块的Mux1_out输出端，输出端作为细调模块的第一输出端；第二细调单元的输入端接粗调模块的Mux2_out输出端，输出端作为细调模块的第二输出端； 所述或门的一个输入端作为细调模块的第一输入端，另外一个输入端和所述4选1数据选择器的输出端相连； 所述与非门的一个输入端和所述或门输出端相连后作为数控振荡器的时钟信号输出端，另一个输入端作为细调模块的第二输入端接外界使能信号，输出端作为细调模块的第三输出端； 所述控制字切换模块包含更新触发器、比较器、补偿触发器和2选1数据选择器； 所述比较器包含第一输入端、第二输入端和输出端，当比较器第一输入端信号大于第二输入端信号时，输出高电平，否则输出低电平； 所述2选1数据选择器包含第一输入端、第二输入端、选择端和输出端，当选择端接入低电平时，输出端输出第一输入端的数据；当选择端接入高电平时，输出端输出第二输入端的数据； 所述更新触发器采用K个低电平复位的D触发器，K为大于L+2的自然数，其数据输入端接外界控制字信号并和所述比较器的第一输入端相连，复位端接数控振荡器的复位信号，数据输出端和所述比较器的第二输入端相连，并且高K‑（2+L）位控制字信号和所述粗调模块的第三输入端相连，低2位控制字信号和所述细调模块的第三输入端相连，高K‑(2+L)位控制字信号和所述粗调模块的第二输入端相连，中间L位控制字信号和所述粗调模块的第一输入端相连； 所述补偿触发器采用一个低电平复位的D触发器，其数据输出端和所述细调模块的第一输入端相连，数据输入端接固定高电平，时钟端分别和所述2选1数据选择器的输出端、更新触发器的时钟端相连，复位端分别和所述2选1数据选择器的选择端、比较器的选择端相连。 [0007] 本发明还公开了一种该无毛刺数控振荡器电路的规模确定方法，根据频率需求和器件延时信息确定电路的规模；当频率需求是A B Hz，反相器的延时是T s时，确定初始反~相器的数量范围为1/（2*B*T）1/（2*A*T）；为了能够振荡到边缘频率，向按预设的比例阈值~ R向两侧外延，外延后反相器的数量范围是（1‑R）/（2*B*T）（1+R）/（2*A*T）；反相器数量范~ 围的最小值确定了固定延时模块的M值；反相器数量最大值与最小值的差值是初始粗调模m n 块反相器的数量，按U、P得到的缓冲单元的数量介于2 2之间，为了覆盖频率范围，粗调模n ~ 块使用2值确定缓冲单元的数量，进而确定P选1数据选择器的数量N和控制字的位数D，D是自然数；细调模块固定使用最低2位控制字，粗调模块使用D位控制字，D+2确定了控制字切换模块中K的值。 [0008] 本发明采用以上技术方案与现有技术相比，具有以下技术效果：本发明提出的数控振荡器在数字控制字切换时可以消除引入的时钟毛刺，且电路简单，易于集成，极大的缩短了设计周期，提高了设计的可移植性，节省了设计成本。 附图说明 [0009] 图1是本发明提出的一种无毛刺数控振荡器的电路图；图2是本发明在特定条件下确定的无毛刺数控振荡器的电路图； 图3是本发明确定电路规模的流程图； 图4（a）、图4（b）、图4（c）分别是数控振荡器在A节点稳定振荡时的波形图、无控制字切换模块时，从A节点振荡到B节点振荡的波形图、有控制字切换模块时，从A节点振荡到B节点振荡的波形图。 实施方式 [0010] 下面结合附图对本发明的技术方案做进一步的详细说明：本发明可以以许多不同的形式实现，而不应当认为限于这里所述的实施例。相反，提供这些实施例以便使本公开透彻且完整，并且将向本领域技术人员充分表达本发明的范围。在附图中，为了清楚起见放大了组件。 [0011] 应当理解，尽管这里可以使用术语第一、第二、第三等描述各个元件、组件和/或部分，但这些元件、组件和/或部分不受这些术语限制。这些术语仅仅用于将元件、组件和/或部分相互区分开来。因此，下面讨论的第一元件、组件和/或部分在不背离本发明教学的前提下可以成为第二元件、组件或部分。 [0012] 如图1所示，本发明公开了一种无毛刺数控振荡器电路，包括固定延时模块、粗调模块、细调模块和控制字切换模块；所述固定延时模块包含M个依次顺序相连的反相器，M为大于等于1的自然数，其中，第一个反相器的输入端作为固定延时模块的输入端，第M个反相器的输出端作为固定延时模块的输出端； 所述粗调模块包含N个P选1数据选择器、第一N选1数据选择器、第二N选1数据选择器、以及P*N个缓冲单元，N为大于等于2的自然数,P为2的L次方，L为正整数； 所述缓冲单元包含U个依次顺序相连的缓冲器，U为4的倍数且U大于等于4；所述缓冲器包含2个依次顺序相连的反相器； 所述P*N个缓冲单元依次顺序相连，其中，第一个缓冲器链的输入端接固定延时模块的输出端；第i+1个P选1数据选择器的P个输入端分别和第i*N+1个、第i*N+2个、……、第i*N+P个缓冲单元的输入端对应相连，第一N选1数据选择器的N个输入端分别和N个P选1数据选择器的输出端对应相连，第二N选1数据选择器的N个输入端分别和第i*N+P个缓冲单元的输入端对应相连，i为大于等于0且小于N的自然数；第一N选1数据选择器的输出端作为粗调模块的Mux1_out输出端，第二N选1数据选择器的输出端作为粗调模块的Mux2_out输出端；所述N个P选1数据选择器的选择端相连后作为粗调模块的第一输入端，第一N选1数据选择器的选择端作为粗调模块的第二输入端，第二N选1数据选择器的选择端作为粗调模块的第三输入端； 所述细调模块包含第一细调单元、第二细调单元、4选1数据选择器、或门和与非门； 所述第一细调单元、第二细调单元结构相同，均包含U个依次顺序相连的缓冲器； 所述4选1数据选择器的4个输入端分别和第一细调单元中第U/4个缓冲器、第U/2个缓冲器、第3U/4个缓冲器、第U个缓冲器的输出端相连，选择端作为细调模块的第三输入端； 所述第一细调单元的输入端接粗调模块的Mux1_out输出端，输出端作为细调模块的第一输出端；第二细调单元的输入端接粗调模块的Mux2_out输出端，输出端作为细调模块的第二输出端； 所述或门的一个输入端作为细调模块的第一输入端，另外一个输入端和所述4选1数据选择器的输出端相连； 所述与非门的一个输入端和所述或门输出端相连后作为数控振荡器的时钟信号输出端，另一个输入端作为细调模块的第二输入端接外界使能信号，输出端作为细调模块的第三输出端； 所述控制字切换模块包含更新触发器、比较器、补偿触发器和2选1数据选择器； 所述比较器包含第一输入端、第二输入端和输出端，当比较器第一输入端信号大于第二输入端信号时，输出高电平，否则输出低电平； 所述2选1数据选择器包含第一输入端、第二输入端、选择端和输出端，当选择端接入低电平时，输出端输出第一输入端的数据；当选择端接入高电平时，输出端输出第二输入端的数据； 所述更新触发器采用K个低电平复位的D触发器，K为大于L+2的自然数，其数据输入端接外界控制字信号并和所述比较器的第一输入端相连，复位端接数控振荡器的复位信号，数据输出端和所述比较器的第二输入端相连，并且高K‑（2+L）位控制字信号和所述粗调模块的第三输入端相连，低2位控制字信号和所述细调模块的第三输入端相连，高K‑(2+L)位控制字信号和所述粗调模块的第二输入端相连，中间L位控制字信号和所述粗调模块的第一输入端相连； 所述补偿触发器采用一个低电平复位的D触发器，其数据输出端和所述细调模块的第一输入端相连，数据输入端接固定高电平，时钟端分别和所述2选1数据选择器的输出端、更新触发器的时钟端相连，复位端分别和所述2选1数据选择器的选择端、比较器的选择端相连。 [0013] 本发明还公开了一种该无毛刺数控振荡器电路的规模确定方法，根据频率需求和器件延时信息确定电路的规模；当频率需求是A B Hz，反相器的延时是T s时，确定初始反~相器的数量范围为1/（2*B*T）1/（2*A*T）；为了能够振荡到边缘频率，向按预设的比例阈值~ R向两侧外延，外延后反相器的数量范围是（1‑R）/（2*B*T）（1+R）/（2*A*T）；反相器数量范~ 围的最小值确定了固定延时模块的M值；反相器数量最大值与最小值的差值是初始粗调模m n 块反相器的数量，按U、P得到的缓冲单元的数量介于2 2之间，为了覆盖频率范围，粗调模n ~ 块使用2值确定缓冲单元的数量，进而确定P选1数据选择器的数量N和控制字的位数D，D是自然数；细调模块固定使用最低2位控制字，粗调模块使用D位控制字，D+2确定了控制字切换模块中K的值。 [0014] 下面本发明以单一工作条件、最小反相器延时是10 ns、需求频率为40MHz~100MHz，预设参数U是4,P是4为例，具体阐述实施方式。 [0015] 图2是在上述条件下确定的无毛刺数控振荡器的电路图，如图2所示，本示例公开的无毛刺数控振荡器电路，包括：固定延时模块、粗调模块、细调模块和控制字切换模块。 [0016] 固定延时模块由450个结构相同的反相器依次顺序相连构成，固定延时模块的输入端和细调模块的第三输出端相连；粗调模块包括32个4选1数据选择器、第一32选1数据选择器、第二32选1数据选择器、4*32个缓冲单元；所述缓冲单元包含4个依次顺序相连的缓冲器；缓冲器包含依次顺序相连的反相器；4*32个缓冲单元依次顺序相连，第一个缓冲器的输入端接固定延时模块的输出端；第i+1个4选1数据选择器的4个数据输入端分别和第i*32+1个、第i*32+2个、第i*32+3、第i*32+4个缓冲单元的输入端对应相连；第一32选1数据选择器的32个输入端分别和32个4选1数据选择器的输出端对应相连，第二32选1数据选择器的32个输入端分别和第i*32+ 4个缓冲单元的输入端对应相连，i为大于等于0且小于32的自然数； 所述细调模块包含第一细调单元、第二细调单元、4选1数据选择器、或门和与非门；第一细调单元、第二细调单元结构相同，均包含4个依次顺序相连的缓冲器；4选1数据选择器的4个数据输入端分别和第一细调单元中第1个缓冲器、第2个缓冲器、第3个缓冲器、第 4个缓冲器的输出端相连；第一细调单元的输入端接粗调模块的Mux1_out输出端，输出端作为细调模块的第一输出端；第二细调单元的输入端接粗调模块的Mux2_out输出端，输出端作为细调模块的第二输出端；或门的一个输入端作为细调模块的第一输入端，另外一个输入端和所述4选1数据选择器的输出端相连；与非门的一个输入端和所述或门输出端相连后作为数控振荡器的时钟信号输出端，另一个输入端作为细调模块的第二输入端接外界使能信号，输出端作为细调模块的第三输出端； 所述控制字切换模块包含更新触发器、比较器、补偿触发器和2选1数据选择器；更新触发器采用9个低电平复位的D触发器，数据输入端接外界控制字信号并和所述比较器的第一输入端相连，复位端接数控振荡器的控制字复位信号，数据输出端和所述比较器的第二输入端相连，并且高5位和所述粗调模块的第二输入端相连，低2位和所述细调模块的第三输入端相连，高5位控制字信号和所述粗调模块的第二输入端相连，中间2位控制字信号和所述粗调模块的第一输入端相连； 所述补偿触发器采用一个低电平复位的D触发器，其数据输出端和所述细调模块的第一输入端相连，数据输入端接固定高电平，时钟端分别和所述2选1数据选择器的输出端、更新触发器的时钟端相连，复位端分别和所述2选1数据选择器的选择端、比较器的选择端相连。 [0017] 下面对本发明所提出的无毛刺数控振荡器的形成过程进行说明，说明如下：本发明包括固定延时模块、粗调模块、细调模块和控制字切换模块，其中细调模块和控制字切换模块电路结构基本不变，仅需要根据频率范围改变和控制字相关单元的规模，这里就不展开陈述。固定延时模块决定了振荡器的最大振荡频率，粗调模块和固定延时模块反相器的总数量决定了振荡器的最小振荡频率。图3是根据频率范围确定电路规模的算法流程图。当频率范围是40MHz到100MHz、反相器延时为10ps时，可以得到初始的反相器数量范围是500 1250。为了能够产生边缘频率时钟，需要做外延处理。这里按照预设参数R~ 是10%的比例做外延，外延后反相器的数量范围是450 1375。反相器数量的最小值决定固定~ 延时模块的规模，即450个反相器依次顺序相连组成固定延时模块。粗调模块需要925个反相器，对应于463个缓冲器，按参数U为4，P为4，对应于116个缓冲单元。这116个大缓冲器数 6 7 量介于2 2之间，7位控制字才可以覆盖全部节点。因此，确定粗调模块控制字位数是7，粗~ 7 5 调模块包括2个缓冲单元，2个4选1数据选择器和2个32选1数据选择器。细调模块具有固定的最低两位控制字。控制字切换模块需要向粗调模块和细调模块提供控制字，所以控制字切换模块包括9个D触发器。至此，本示例确定了无毛刺数控振荡器的电路规模。 [0018] 下面对本发明所提出的无毛刺数控振荡器的工作原理进行说明，说明如下：本发明包括使能信号、控制字信号、控制字复位信号和时钟信号共四个外部信号，使能、控制字、控制字复位为输入信号，时钟信号为输出信号。其中，使能信号控制着数控振荡器是否振荡，当使能信号为低电平时，振荡器处于关闭状态，时钟信号固定高电平输出； 当使能信号为高电平时，振荡器处于工作状态，时钟信号根据振荡环路中反相器的数量输出固定频率的时钟。 [0019] 如图2所示，外部控制字输入信号cw_p被更新触发器存储为cw信号，cw信号控制振荡环路中反相器的数量。固定延时模块、粗调模块的延迟单元链、32个4选1数据选择器、第二32选1数据选择器和细调模块的第一细调单元、2选1数据选择器、或门、与非门组成振荡环路。cw信号的高7位控制字选择粗调模块中不同的缓冲单元输出节点，粗调的分辨率是8个反相器的延迟时间。cw信号的低2位控制字选择细调模块中不同的缓冲器输出节点，细调的分辨率是2个反相器的延迟时间。当使能信号为高电平时，cw信号确定振荡环路中反相器的数量，时钟信号根据振荡环路中反相器的数量输出固定频率的时钟。 [0020] 当外部控制字输入信号cw_p减小时，控制字切换模块中比较器输出低电平，补偿触发器一直处于复位状态。更新时钟update clk来自振荡环路。当更新时钟有效时，cw信号被更新，振荡环路中反相器的数量改变，时钟信号输出更新后cw信号下的时钟频率信号。 [0021] 当外部控制字输入信号cw_p增大时，控制字切换模块中比较器输出高电平，补偿触发器输出一段时间的高电平，随后处于复位状态。更新时钟update clk来自细调模块的第二细调单元的输出，第二细调单元的输入本质来自粗调模块的第二多选1数据选择器。粗调模块第二多选1数据选择器在cw_p信号的控制下选择对应的缓冲单元输出节点。当更新控制字有效时，cw信号更新，振荡环路中反相器的数量改变，时钟信号输出更新后cw信号下的时钟频率信号。 [0022] 下面对本发明所提出的无毛刺数控振荡器消除毛刺的原理进行解释，解释如下：控制字切换模块主要用来消除切换控制字时产生的毛刺。如图1所示，当振荡环路在A节点振荡并稳定时，A、B节点的波形如图4（a）所示。此时控制字增加，将选择在B节点振荡并需要重新建立稳态。如果仅使用振荡环路时钟作为更新时钟即无时钟切换模块，则会产生毛刺，如图4（b）所示。为了消除毛刺，在控制字增加时，改用更新后的节点信号作为更新时钟，即使用B点信号作为更新时钟。在图1中表现为当控制字增加时，比较器输出为高电平，更新时钟来自细调模块第二细调单元，进一步来自粗调模块第二多选1数据选择器的输入端信号，即B点的信号。控制字cw更新完毕后，比较器输出为低电平，依然选择B点的信号作为更新时钟，更新时钟平稳过渡到真正的环路时钟。此外，考虑到在版图实现时，控制字到达数据选择器的时间不会完全同步，可能会引起毛刺。在本设计中，使用一个触发器和或门来补偿从控制字cw开始变化到数据选择器可以稳定接收的这一段时间。至此控制字改变时,数控振荡器就可以消除毛刺。在时钟切换模块的作用下，时钟切换时的波形图如图4（c）所示。 [0023] 综上，本发明所提出的无毛刺数控振荡器的设计流程可以实现在控制字切换时消除引入振荡器的毛刺，且该振荡器的设计流程高度自动化，可以极大的缩短设计周期，节省设计成本。 [0024] 以上所示的具体实施方式，对本发明的目的、技术方案做了详细说明。应当指出，在不脱离本发明原理的前提下，还可以做出若干替换和改进，这些替换和改进也应视为本发明的保护范围。 |
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