基于FPGA的数字锁相系统及方法 |
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| 申请号 | CN202311431705.4 | 申请日 | 2023-10-31 | 公开(公告)号 | CN117424592A | 公开(公告)日 | 2024-01-19 |
| 申请人 | 四川英杰电气股份有限公司; | 发明人 | 康智斌; 王荣文; 龙君; 刘有成; 陈勇; | ||||
| 摘要 | 本 发明 公开了一种用于 感应加热 领域的基于FPGA的数字 锁 相系统及方法，本发明通过在传统的感应加热回路的数字锁相系统中，基于FPGA进行错相时钟延迟 采样 ，能够提升同步 信号 采样 精度 ，相对于传统一个时钟取同步，提升多倍的采样精度，能够更大化细分 同步信号 频率 ；以及，加入PID进行信号调节，能够加快调节时间、减少超调和消除稳态误差；同时，本发明充分利用了FPGA的并转串模 块 ，提升了PWM驱动 分辨率 ，能够适应同步取样的高频锁相信号，准确输出高频的PWM驱动，实现高精度移相控制，提升了控制精度。 | ||||||
| 权利要求 | 1.一种基于FPGA的数字锁相系统，包括：数字鉴相模块和数控振荡模块，其中，所述数字鉴相模块用于鉴别参考信号和反馈信号的相位差并输出相位差信号，所述数控振荡模块用于将所述相位差信号转换为脉冲控制信号，以及将所述脉冲控制信号作为反馈信号输出给所述数字鉴相模块；其特征在于，所述系统还包括： |
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| 说明书全文 | 基于FPGA的数字锁相系统及方法技术领域背景技术[0002] 感应加热技术是一种先进的加热技术，其高效高速的加热优势使其广泛运用于现代工业加热环境中。基于加热技术的研究与方法也多种多样，传统的方法是利用集成锁相环芯片为核心的模拟电路进行模拟控制。但在不同的频率段需要匹配参数，跟踪范围窄。也有采用DSP进行同步中断锁相，但同步信号受制于外部电源电流或电压信号处理，干扰或杂散的同步输入会对锁相造成很大的困难。 [0003] 在“方玮.基于FPGA的数字锁相环设计[J].煤炭技术,2011,30(9):3”中，提出了在FPGA平台上实现的数字锁相环，由鉴相器、低通滤波器、环路滤波器以及数控振荡器组成；在“肖进.Fuzzy调功DPLL锁相控制的感应加热电源研究[D].江南大学,2008”中，提出了基于DSP的Fuzzy功率控制和数字锁相环控制的感应加热电源控制。 [0004] 然而，现有系统中采用的CPLD或者FPGA进行数字锁相环控制，数字芯片可编程，其频率适应范围广，控制更加灵活，调整锁相频率只需设置参数即可。但数字芯片受制于FPGA工作频率，锁相精度不高，输出驱动频率分辨率不高等问题，数字化锁相方法实际效果影响也很大。 [0005] 因此，亟需一种能够提升锁相精度的数字锁相系统。 发明内容[0006] 本发明针对现有感应加热技术中，在数字锁相上所存在锁相困难、锁相精度不高等不足，提供一种基于FPGA的数字锁相系统及方法。 [0007] 为了实现上述发明目的，本发明提供了以下技术方案： [0008] 一种基于FPGA的数字锁相系统，包括：数字鉴相模块和数控振荡模块，其中，所述数字鉴相模块用于鉴别参考信号和反馈信号的相位差并输出相位差信号，所述数控振荡模块用于将所述相位差信号转换为脉冲控制信号，以及将所述脉冲控制信号作为反馈信号输出给所述数字鉴相模块；所述系统还包括： [0009] 过采样模块，用于产生间隔90度相位的错相时钟信号，以及，将输入信号延迟八分之一个位周期，再利用所述错相时钟信号的上下边沿采样所述输入信号和延迟后的输入信号，输出参考信号至所述数字鉴相模块； [0010] PID控制模块，用于接收目标信号，根据所述目标信号调整所述相位差信号，并输出调整后的相位差信号至所述数控振荡模块； [0011] 并转串模块，用于根据低频并行时钟采样所述脉冲控制信号，再根据高频串行时钟输出所述脉冲控制信号； [0013] 根据一种具体的实施方式，上述数字锁相系统中，所述数字鉴相模块包括异或模块和滤波模块，其中，所述异或模块用于对所述参考信号和所述反馈信号进行异或运算，所述滤波模块用于对比较后的信号进行积分滤波，生成相位差信号。 [0014] 根据一种具体的实施方式，上述数字锁相系统中，所述PID控制模块采用位置式PID。 [0015] 根据一种具体的实施方式，上述数字锁相系统中，所述PID控制模块采用18位定点数计算。 [0016] 根据一种具体的实施方式，上述数字锁相系统中，所述数控振荡模块包括周期影子寄存器、固定臂计算模块以及移相臂计算模块。 [0017] 根据一种具体的实施方式，上述数字锁相系统中，所述周期影子寄存器用于暂存所述相位差信号，并在每个周期结束后更新存储。 [0018] 根据一种具体的实施方式，上述数字锁相系统中，所述固定臂计算模块用于根据所述相位差信号计算出所述脉冲控制信号。 [0019] 根据一种具体的实施方式，上述数字锁相系统中，所述移相臂计算模块用于根据移相输入和所述脉冲控制信号，计算出移相控制信号。 [0020] 根据一种具体的实施方式，上述数字锁相系统中，所述低频并行时钟的频率为100MHz，所述高频串行时钟的频率为800MHz。 [0021] 本发明的另一方面，还提供了一种数字锁相方法，所述方法包括： [0022] 将输入信号延迟八分之一个位周期，并设置间隔90度相位的错相时钟信号； [0023] 利用所述错相时钟信号的上下边沿采样所述输入信号和延迟后的输入信号，获取参考信号； [0024] 将所述参考信号与反馈信号进行异或运算和积分滤波，生成相位差信号； [0025] 根据接收的目标信号调整所述相位差信号，将调整后的相位差信号转换为脉冲控制信号； [0026] 将所述脉冲控制信号作为反馈信号，以及，根据低频并行时钟采样所述脉冲控制信号，再根据高频串行时钟输出采样后的脉冲控制信号。 [0027] 与现有技术相比，本发明的有益效果： [0028] 本发明通过在传统的感应加热回路的数字锁相系统中，基于FPGA进行错相时钟延迟采样，能够提升同步信号采样精度，相对于传统一个时钟取同步，提升多倍的采样精度，能够更大化细分同步信号频率；以及，加入PID进行信号调节，能够加快调节时间、减少超调和消除稳态误差；同时，本发明充分利用了FPGA的并转串模块，提升了PWM驱动分辨率，能够适应同步取样的高频锁相信号，准确输出高频的PWM驱动，实现高精度移相控制，提升控制精度。附图说明 [0029] 图1为本发明实施例示例性提供的一种基于FPGA的数字锁相系统示意图； [0030] 图2为本发明实施例示例性提供的一种感应加热回路的控制系统示意图； [0031] 图3为本发明实施例示例性提供的一种锁相环结构示意图； [0032] 图4为本发明实施例示例性提供的鉴相器结构示意图； [0033] 图5为本发明实施例示例性提供的八倍过采样示意图； [0034] 图6为本发明实施例示例性提供的所述数字鉴相器的示意图； [0035] 图7为本发明实施例示例性提供的去噪采用效果图； [0036] 图8为本发明实施例示例性提供的一种数字控制振荡器的工作流程图； [0037] 图9为本发明实施例示例性提供的一种移相时序图； [0038] 图10为本发明实施例示例性提供的数字控制振荡器与并转串模块的关系图； [0039] 图11为本发明实施例示例性提供的并行数据序列化的时序特性图。 具体实施方式[0040] 下面结合试验例及具体实施方式对本发明作进一步的详细描述。但不应将此理解为本发明上述主题的范围仅限于以下的实施例，凡基于本发明内容所实现的技术均属于本发明的范围。 [0041] 实施例1 [0042] 图1示出了本发明实施例示例性提供的一种基于FPGA的数字锁相系统示意图，包括：数字鉴相模块和数控振荡模块。 [0043] 其中，所述数字鉴相模块用于鉴别参考信号和反馈信号的相位差并输出相位差信号，所述数字鉴相模块还包括异或模块和滤波模块，所述异或模块用于对所述参考信号和所述反馈信号进行异或运算，所述滤波模块用于对比较后的信号进行积分滤波，生成相位差信号。 [0044] 所述数控振荡模块用于将所述相位差信号转换为脉冲控制信号，以及将所述脉冲控制信号作为反馈信号输出给所述数字鉴相模块。所述数控振荡模块还包括周期影子寄存器、固定臂计算模块以及移相臂计算模块。所述周期影子寄存器用于暂存所述相位差信号，并在每个周期结束后更新存储；所述固定臂计算模块用于根据所述相位差信号计算出所述脉冲控制信号；所述移相臂计算模块用于根据移相输入和所述脉冲控制信号，计算出移相控制信号。 [0045] 其中，所述系统还包括： [0046] 过采样模块，用于产生间隔90度相位的错相时钟信号，以及，将输入信号延迟八分之一个位周期，再利用所述错相时钟信号的上下边沿采样所述输入信号和延迟后的输入信号，输出参考信号至所述数字鉴相模块。 [0047] PID控制模块，用于接收目标信号，根据所述目标信号调整所述相位差信号，并输出调整后的相位差信号至所述数控振荡模块；所述PID控制模块采用位置式PID，并采用18位定点数计算。 [0048] 并转串模块，用于根据低频并行时钟采样所述脉冲控制信号，再根据高频串行时钟输出所述脉冲控制信号。 [0049] 其中，所述过采样模块、PID控制模块以及并转串模块设置于所述FPGA中，所述低频并行时钟的频率为100MHz，所述高频串行时钟的频率为800MHz。 [0050] 综上所述，通过本发明提供的一种基于FPGA的数字锁相系统，基于FPGA进行错相时钟延迟采样，能够提升同步信号采样精度，相对于传统一个时钟取同步，提升多倍的采样精度，能够更大化细分同步信号频率；以及，加入PID进行信号调节，能够加快调节时间、减少超调和消除稳态误差；同时，本发明充分利用了FPGA的并转串模块，提升了PWM驱动分辨率，能够适应同步取样的高频锁相信号，准确输出高频的PWM驱动，实现高精度移相控制，提升控制精度。并且，数字鉴相模块还能够有效滤除同步中杂散的过零信号，准确找到真实的同步过零位置，避免触发混乱。 [0051] 实施例2 [0052] 下面结合具体的实施方式，对本发明进行进一步介绍和说明。 [0053] 图2示出了本实施例示例性提供的一种感应加热回路的控制系统示意图。 [0054] 电网交流电压输入经过整流以后变为直流电压，直流电压经过逆变单元逆变为高频交流，高频交流输出加载到谐振回路与负载上，为负载提供加热能量。电压采样与电流采样分别采样谐振回路的电压与电流。此采样信号经过过零比较电路后，接入控制系统的FPGA芯片内，控制系统中MCU可以接收外界指令，进行闭环控制，闭环调节输出又发送至FPGA。整个系统中，FPGA承担电压电流锁相，移相驱动输出等功能。 [0055] 具体地，输出的电压电流为高频正弦信号，此信号经硬件过零比较整形后作为锁相环的同步输入送到FPGA的IO上。通过FPGA的IO资源IDELAY延迟后实现八倍过采样，再与数字采样滤波进行错相采样，提高采样分辨率。采样信号转换为整型数据量与恒定量进行数字PID调节，调节量对应为中心频率的数字信号，经数控震荡器输出为频率信号。 [0056] 同时，数控振荡器输出作为数字锁相环中鉴相器的反馈输入信号，与电压电流的同步信号做鉴相比较。输出的频率信号经过串并转换与移相等需求整合为四组PWM驱动，为逆变回路提供驱动信号。 [0057] 将上述方案转换为数字电路实现主要可以分为三个部分：数字鉴频鉴相器、PID控制器、数字控制振荡器。FPGA工作频率为100MHz为了提高锁相环的精度，其中鉴相器部分采用了原语xDELAY的方式实现八倍过采样采集输入的参考信号。数控振荡器采用原语并转串编码的方式输出，并转串模块工作频率为800MHz。可将锁相环的控制精度提高到1.25ns。 [0058] 图3示出了本实施例示例性提供的一种锁相环结构示意图。 [0059] (1)八倍过采样技术 [0060] 图4示出了本实施例示例性提供的鉴相器结构示意图，输入的参考信号和反馈信号则为八倍过采样后的信号序列。如图4所示，鉴相器的输入分别是参考信号的码值和反馈输入的码值(表示一个周期(100MHz)内采集的信号序列)。参考信号的码值是由八倍过采样模块输出，所以每一个周期传输的码值位数为8位，即实现800MHz采样。而数字鉴相器则是根据同步信号码值和反馈输入码值进行相位差计算的模块。 [0061] 八倍过采样是一种利用FPGA内部I/O资源中的xDELAY模块使得信号高精度延迟原理所实现的一种过采样技术。该方式首先将被采样信号滞后1/8个bit后，利用两个互为90°的时钟上下边沿采样。请参考图5，其示出了本实施例示例性提供的八倍过采样示意图。如图5所示，由两个错位时钟对两个错位信号进行采样得到被采样信号的序列，既同步输入码值，码值也可以还原出原本的同步输入信号。 [0062] (2)数字鉴相器 [0063] 采用逻辑电路搭建的数字鉴相器用于鉴别参考信号和反馈信号的相位差，请参考图6，其示出了本实施例示例性提供的所述数字鉴相器的示意图，其示出了所述数字鉴相器的内部结构与工作流程。 [0064] 由图6可看出，鉴相器首先对参考信号和反馈信号做异或运算，然后对异或后的信号通过数字滤波器做进行积分运算，输出的相位差值就可以分析出参考信号和反馈信号的相位关系。由于感应加热系统的特性，输入的参考信号会带有一定的噪声毛刺，而这些噪声毛刺在过零比较以后，对称的分布在方波的跳变沿，而通过对鉴相信号的积分滤波，可以有针对性的滤除此类对称分布的噪声毛刺。请参考图7，其示出了本实施例示例性提供的去噪采用效果图。如图7所示，当有干扰的同步输入被采集后，与反馈输入做异或运算得到异或信号，将异或信号通过滤波器做积分得到相位差信号，最后在反馈输入信号的上升沿采集相位差信号作为PID的输入。 [0065] (3)PID控制 [0066] 在控制闭环中，使用PID调节可以适量的加快调节时间、减少超调和消除稳态误差等优点。在FPGA中PID模块可以采用18位定点数来计算，这样可以在保证精度的同时，减少FPGA的资源消耗。在该系统中，采用位置式PID，PID输入为鉴相器的输出(相位差信号)，PID的输出为数控振荡器的输入(频率)。 [0067] (4)数字控制振荡器 [0068] 数字控制振荡器是将PID输出的频率转换为输出PWM的码值，并将码值打包为并行数据，按照顺序将数据传输到并转串模块输出PWM波，图8示出了本实施例示例性提供的一种数字控制振荡器的工作流程图。由图8的数控振荡器模块会将输入的周期数据暂存在影子寄存器，影子寄存器会在每个周期结束后更新数据，避免外部数据变化导致PWM丢波等异常情况。固定臂模块用于计算并行数据，移相臂模块会基于固定臂的输出的数据做移相处理并输出移相后的并行数据，其中固定臂码值作为H桥的左半桥驱动信号，移相臂码值作为H桥的右半桥驱动信号，因此基于移相调功的原理，该驱动信号就可以通过改变移相臂的相位从而调整H桥的输出功率。 [0069] 移相的原理是通过改变每个周期的低电平数来实现相位的左移和右移，图9示出了本实施例示例性提供的一种移相时序图，其中，Move相对于Fix桥臂向右移动了1.25ns，就是通过在移相的周期里增加了一个低电平数从而达到的效果。图9中x个高电平和x个低电平代表了数字控制振荡器输出的并行PWM码值，100MHz表示低频并行数据时钟，而并转串模块则可以将该码值转换为PWM输出。 [0070] (5)并转串模块 [0071] 并转串模块是集成在FPGA内部专用的I/O模块，它可以将低频(100MHz)并行数据转换为高频(800MHz)串行数据。图10示出了本实施例示例性提供的数字控制振荡器与并转串模块的关系图。由图10可以看出，数控振荡器输出的低频并行数据通过并转串模块就可以转换为PWM输出，同时，数控振荡器输出的固定臂码值则作为反馈用于鉴相器鉴相。 [0072] 图11示出了本实施例示例性提供的并行数据序列化的时序特性图。由图11可以看出，在低频并行时钟(CLKDIV)获取并行数据(Dx)后，并转串模块会根据高频(CLK)串行时钟依次输出获取的并行数据。 [0073] 本实施例通过上述的FPGA几组错相时钟采样数字信号的处理方式，能够提升同步信号采样精度，相对于传统一个时钟取同步，提升多倍的采样精度，能够更大化细分同步信号频率。数字滤波控制算法能够有效滤除同步中杂散的过零信号，准确找到真实的同步过零位置，避免触发混乱。控制输出PWM模块，充分利用FPGA串并转换模块，提升PWM驱动分辨率，能够适应同步取样的高频锁相信号，准确输出高频的PWM驱动，实现高精度移相控制，提升控制精度。 [0074] 实施例3 [0075] 本发明的另一方面，还提供了一种数字锁相方法，所述方法包括： [0076] 将输入信号延迟八分之一个位周期，并设置间隔90度相位的错相时钟信号； [0077] 利用所述错相时钟信号的上下边沿采样所述输入信号和延迟后的输入信号，获取参考信号； [0078] 将所述参考信号与反馈信号进行异或运算和积分滤波，生成相位差信号； [0079] 根据接收的目标信号调整所述相位差信号，将调整后的相位差信号转换为脉冲控制信号； [0080] 将所述脉冲控制信号作为反馈信号，以及，根据低频并行时钟采样所述脉冲控制信号，再根据高频串行时钟输出采样后的脉冲控制信号。 |
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