一种直流稳压器的频率调整电路 |
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| 申请号 | CN202311560731.7 | 申请日 | 2023-11-22 | 公开(公告)号 | CN117294303B | 公开(公告)日 | 2024-03-08 |
| 申请人 | 深圳市晶扬电子有限公司; | 发明人 | 李逊博; 郑家强; 李典; 杨聪; 邓晓军; | ||||
| 摘要 | 一种直流稳压器的 频率 调整 电路 ，用于控制多个相互级联的芯片的时钟频率一致，由外部接入一个时钟频率 信号 端，其包括：鉴频鉴相器、电荷 泵 、LDO、可变 电阻 、电平转换电路、快速上电模 块 、环形 振荡器 、 分频器 以及伪 锁 相环电路，鉴频鉴相器的时钟参考信号输入端与时钟频率信号端连接， 电荷泵 连接在鉴频鉴相器与电平转换电路之间，快速上电模块的输出端与电平转换电路的一个输入端连接，环形振荡器连接在电平转换电路与分频器之间，分频器具有两路输出，其中一路输出至下一级芯片，另一路输出至鉴频鉴相器的时钟比较信号输入端，伪 锁相环 电路与鉴频鉴相器连接，用于将芯片内部的工作频率固定为上一级芯片的工作频率。 | ||||||
| 权利要求 | 1.一种直流稳压器的频率调整电路，用于控制多个相互级联的芯片的时钟频率一致，由外部接入一个时钟频率信号端，其特征在于，包括：鉴频鉴相器、电荷泵、LDO、可变电阻、电平转换电路、快速上电模块、环形振荡器、分频器以及伪锁相环电路，伪锁相环电路具有一输入端和一输出端， |
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| 说明书全文 | 一种直流稳压器的频率调整电路技术领域背景技术[0002] 一颗芯片的最大输出电流是恒定的，当需要更大输出电流的时候，可以将多颗芯片进行级联，以使电流成倍数增长。但是，每一颗芯片由于制造工艺的偏差，使得工作频率和相位会略有不同，如此一来，多颗芯片级联后就会降低芯片的负载能力以及效率降低。 发明内容[0003] 本发明提供一种直流稳压器的频率调整电路，用以解决上述现有技术存在的技术问题。 [0004] 为达到上述目的，本发明提供了一种直流稳压器的频率调整电路，用于控制多个相互级联的芯片的时钟频率一致，由外部接入一个时钟频率信号端，其包括：鉴频鉴相器、电荷泵、LDO、可变电阻、电平转换电路、快速上电模块、环形振荡器、分频器以及伪锁相环电路， [0005] 鉴频鉴相器的时钟参考信号输入端与时钟频率信号端连接， [0006] 电荷泵连接在鉴频鉴相器与电平转换电路之间， [0007] 快速上电模块的输出端与电平转换电路的一个输入端连接， [0008] 环形振荡器连接在电平转换电路与分频器之间， [0009] 分频器具有两路输出，其中一路输出至下一级芯片，另一路输出至鉴频鉴相器的时钟比较信号输入端， [0011] 在本发明的一实施例中，鉴频鉴相器包括第一D触发器、第二D触发器、3个数字与门电路、延时电路、UP输出端以及DOWN输出端，第一D触发器的输入端与时钟频率信号端连接，第二D触发器的输入端为鉴频鉴相器的时钟比较信号输入端，延时电路连接在第一D触发器、第二D触发器与3个数字与门电路之间，UP输出端包括up端和_up端，UP输出端与电荷泵的上管连接，DOWN输出端包括DOWN端和_DOWN端，DOWN输出与电荷泵的下管连接，当时钟频率信号端的时钟频率小于时钟比较信号输入端的时钟频率时，鉴频鉴相器则向电荷泵的下管输出脉冲信号，使电荷泵的下管放电，进而使得环形振荡器的输出时钟频率降低，当时钟频率信号端的时钟频率大于时钟比较信号输入端的时钟频率时，鉴频鉴相器则向电荷泵的上管输出脉冲信号，使电荷泵的上管充电，进而使得环形振荡器输出的时钟频率增加。 [0013] 第一电流镜包括第一NMOS管和第二NMOS管，第一NMOS管的漏极接入电流，第二电流镜包括第三NMOS管和第四NMOS管，第三电流镜包括第一PMOS管和第二PMOS管，第一支路包括第三PMOS管和第四PMOS管，第二支路包括第五PMOS管和第六PMOS管，第四电流镜包括第五NMOS管和第六NMOS管，第五电流镜包括第七NMOS管和第八NMOS管，第一开关管～第四开关管均由一个NMOS管和一个PMOS管构成，第一开关管、第二开关管与up端和_up端连接，第三开关管、第四开关管与DOWN端和_DOWN端连接。 [0014] 在本发明的一实施例中，LDO包括一放大器、一NMOS管以及一输出端，放大器的输入端与芯片内部的一基准电压VREF连接，放大器的输出端与NMOS管的栅极连接，NMOS管的源极与放大器的负端连接，NMOS管的源极还与可变电阻连接，输出端与电平转换电路连接。 [0015] 在本发明的一实施例中，电平转换电路包括比较器、电流镜、第一电流修调电路、第二电流修调电路以及输出电路， [0016] 比较器具有一正端和一负端，正端与电荷泵的输出端连接，负端与基准电压VREF连接，用于比较正端和负端输入电压的大小，当正端电压大于负端电压时，比较器输出端电压上升，当正端电压小于负端电压时，比较器输出端电压下降。 [0018] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。 [0019] 图1为本发明一实施例的直流稳压器的频率调整电路的示意图； [0020] 图2为本发明一实施例的鉴频鉴相器的电路图； [0021] 图3为本发明一实施例的电荷泵的电路图； [0022] 图4为本发明一实施例的LDO的电路图； [0023] 图5为本发明一实施例的电平转换电路的电路图； [0024] 图6为本发明一实施例的快速上电模块的电路图； [0025] 图7为本发明一实施例的环形振荡器的电路图； [0026] 图8为本发明一实施例的内部振荡器TON的电路图。 具体实施方式[0027] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有付出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。 [0028] 本发明提供的直流稳压器的频率调整电路能够使得一起级联的芯片有相同的相位和频率，提高效率，进而得到很多不同输出电流的级联芯片组。图1为本发明一实施例的直流稳压器的频率调整电路的示意图，如图1所示，本发明提供的直流稳压器的频率调整电路用于控制多个相互级联的芯片的时钟频率一致，由外部接入一个时钟频率信号端，其包括：鉴频鉴相器、电荷泵、LDO、可变电阻、电平转换电路、快速上电模块、环形振荡器、分频器以及伪锁相环电路， [0029] 鉴频鉴相器的时钟参考信号输入端与时钟频率信号端连接，图1所示的CLK即为输入时钟参考信号输入端的信号， [0030] 电荷泵连接在鉴频鉴相器与电平转换电路之间， [0031] 快速上电模块的输出端与电平转换电路的一个输入端连接， [0032] 环形振荡器连接在电平转换电路与分频器之间， [0033] 分频器具有两路输出，其中一路输出至下一级芯片，另一路输出至鉴频鉴相器的时钟比较信号输入端， [0034] 伪锁相环电路与鉴频鉴相器连接，用于将芯片内部的工作频率固定为上一级芯片的工作频率。 [0035] 图1所示的电路支持2种工作状态： [0036] 第一种工作状态：PLL工作状态，鉴频鉴相器的时钟参考信号输入端输入一个时钟信号CLK，鉴频鉴相器将CLK与分频器返回的时钟频率信号CLK_FB进行比较，如果CLK_FB的频率大于CLK，则向电荷泵的下管输出脉冲信号(DOWN)，使下管导通电荷泵开始放电(VCP)的电压降低，使得后面的环形振荡器的输出（VOSC）时钟频率减小。反之，鉴频鉴相器的上端输出脉冲信号（UP），电荷泵充电使得环形振荡器输出（VOSC）的时钟频率上升，再通过分频器以后一端输出给下一颗芯片，使下颗芯片与这颗芯片的时钟频率相同。以这颗芯片输出为最小输出，后面只需要级联不同的输出就可以得到相同效率和占空比的不同组合的电流。 [0037] 在芯片的内部，没有用常见的振荡器去提供频率，而是做了一个伪锁相环，可以把要级联的时钟频率通过内部的伪锁相环将芯片内部的工作频率固定到级联的频率，把上一级锁相环的输入和内部逻辑控制的信号相比较，由伪锁相环进行频率的锁定，得到固定的时钟频率。 [0038] 第二种工作状态：电阻调节状态，外接一个可变电阻，内部用LDO钳位可以产生稳定的电流。通过电平转换电路把电流转化为电压输出给环形振荡器产生时钟信号，经过分频器以后输送给下一颗芯片和芯片内部的电路，可以通过调节可变电阻的阻值大小来改变时钟的频率，使得整个芯片能更好的输出。 [0039] 图2为本发明一实施例的鉴频鉴相器的电路图，如图2所示，鉴频鉴相器包括第一D触发器、第二D触发器、3个数字与门电路、延时电路、UP输出端以及DOWN输出端，第一D触发器的输入端与时钟频率信号端（CLK）连接，第二D触发器的输入端为鉴频鉴相器的时钟比较信号输入端（CLK_FB），延时电路连接在第一D触发器、第二D触发器与3个数字与门电路之间，延时电路是为了消除鉴频鉴相器的死区，UP输出端包括up端和_up端，UP输出端与电荷泵的上管连接，DOWN输出端包括DOWN端和_DOWN端，UP输出端和DOWN输出端用了延时的非门，既保证了延时的作用又可以产生分交叠时钟，也可以防止电荷泵的失配。DOWN输出与电荷泵的下管连接，当时钟频率信号端的时钟频率小于时钟比较信号输入端的时钟频率时，鉴频鉴相器则向电荷泵的下管输出脉冲信号，使电荷泵的下管放电，进而使得环形振荡器的输出时钟频率降低，当时钟频率信号端的时钟频率大于时钟比较信号输入端的时钟频率时，鉴频鉴相器则向电荷泵的上管输出脉冲信号，使电荷泵的上管充电，进而使得环形振荡器输出的时钟频率增加。 [0040] 图3为本发明一实施例的电荷泵的电路图，如图3所示，电荷泵包括第一电流镜、第二电流镜、第三电流镜、第四电流镜、第五电流镜、第一支路、第二支路、第一开关管、第二开关管、第三开关管、第四开关管、充电电路和无源滤波电路， [0041] 第一电流镜包括第一NMOS管（NMOS1）和第二NMOS管（NMOS2），第一NMOS管的漏极接入电流IBIA，电流IBIA是由芯片内部的电流源模块提供的为电荷泵充电的充电电流，第二电流镜包括第三NMOS管（NMOS3）和第四NMOS管（NMOS4），第三电流镜包括第一PMOS管（PMOS1）和第二PMOS管（PMOS2），第一支路包括第三PMOS管（PMOS3）和第四PMOS管（PMOS4），第二支路包括第五PMOS管（PMOS5）和第六PMOS管（PMOS6），第四电流镜包括第五NMOS管（NMOS5）和第六NMOS管（NMOS6），第五电流镜包括第七NMOS管（NMOS7）和第八NMOS管（NMOS8），第一开关管SW1～第四开关管管SW4均由一个NMOS管和一个PMOS管构成，第一开关管SW1、第二开关管SW2与up端和_up端连接，第三开关管SW3、第四开关管SW4与DOWN端和_DOWN端连接。 [0042] 第一NMOS管（NMOS1）和第二NMOS管（NMOS2）组成casecode结构的电流镜，由NMOS1的漏极接入电流，再通过第三NMOS管（NMOS3）和第四NMOS管（NMOS4）组成的电流镜输送到上端的第一PMOS管（PMOS1）和第二PMOS管（PMOS2），再通过电流镜给到第一支路和第一支路对电容充电的电流。第五NMOS管（NMOS5）和第六NMOS管（NMOS6）组成的电流镜和第七NMOS管（NMOS7）和第八NMOS管（NMOS8）组成的电流镜提供为电容放电的电流通路。开关管SW1、SW2由鉴频鉴相器的UP端输出的2个信号控制， 开关管SW3、SW4由电荷泵的下端输出DOWN控制。 [0043] 电荷泵的工作原理如下: [0044] 如图3所示，D1表示电流由第三PMOS管（PMOS3）往开关管SW1流通的路径，D2表示电流由第五PMOS管（PMOS5）往开关管SW2流通的路径，电荷泵由casecode电流镜提供稳定的电流，电荷泵最重要的就是电荷泵的充电电流要和放电电流一致，也就是常说的电流匹配，这样在平衡态的时候才可以达到稳定的状态，UP输出端接到上管，DOWN输出端接到下管。当返回的频率CLK_BF大于CLK的频率，UP输出端输出脉冲，当UP输出端在某一时刻为高电平的时候，SW2开启，SW1关闭电流通过D2的路径对电容进行充电，此时DOWN为一个尖峰脉冲，高电平的时间可以忽略，SW3开启SW4关闭。但是SW1是关闭的此时D1这条路径不通，所以整个电路只是由D2路径的SW2开启SW4关闭对电容进行充电。反之，当返回的频率（CLK_BF）小于CLK的频率，DOWN输出端输出脉冲，当DOWN输出端在某一时刻为高电平的时候，SW4开启，SW3关闭电流通过D2的路径对电容进行放电，此时UP为一个尖峰脉冲，高电平的时间可以忽略，SW1开启SW2关闭。但是SW3是关闭的此时D1这条路径不通，所以整个电路只是由D2路径的SW4开启SW2关闭对电容进行放电。在达到稳定的时候，充电和放电趋于动态平衡。此时电荷泵输出电压会达到一个动态平衡，得到一个稳定的电压。开关管中间的放大器起到钳位的作用，使得SW1、SW2、SW3、SW4的电压相等，从而使整个动态平衡的时候得到一个稳定的输出。R2、C1构成充电电路，输出的前端接无源滤波电路。无源滤波电路是整个锁相环环路零极点所在的地方，关系到整个锁相环的环路稳定性。无源滤波电路的作用是将电荷泵输出的电流信号转化为电压信号， 并滤除其中的高频分量。无源滤波电路设计时主要考虑环路带宽和相位裕度，带宽影响系统的抗噪声性能，相位裕度影响系统的稳定性，综合考虑系统噪声和环路稳定性等因素。 [0045] 图4为本发明一实施例的LDO的电路图，如图4所示，LDO包括一放大器、一NMOS管（NM1）以及一输出端，放大器的输入端与芯片内部的一基准电压VREF连接，放大器的输出端与NMOS管的栅极连接，NMOS管的源极与放大器的负端连接，NMOS管的源极还与可变电阻R1连接，输出端与电平转换电路连接。 [0046] 基准电压VREF是芯片内部的bandgap提供的基准电压，放大器的输出vout连接在NMOS管（NM1）的栅极，NMOS管（NM1）的源极接放大器的负端形成负反馈，实现电压钳位。D1路径的电流ID=VREF/res （res是可变电阻R1的阻值）再通过电流镜传递至电平转换电路。经放大器钳位后，放大器负端的电压能够钳位到1.2v左右，电流ID输入至电平转换电路。 [0047] 图5为本发明一实施例的电平转换电路的电路图，如图5所示，电平转换电路包括比较器、电流镜、第一电流修调电路、第二电流修调电路以及输出电路， [0048] PM1和PM2构成casecode电流镜，VBIAS1接到PM1的栅极，VBIAS2接到PM2的栅极。PM3和PM4组成的电流镜提供D2支路的电流，PM5和PM6组成的电流镜构成D3的电流。PM1、PM2、PM3、PM4、PM5、PM6、PM19、PM20、NM3、NM1、NM2、NM4组成比较器。PM7和PM8组成的电流镜是通过LDO给出的电流复制到D4支路，为接电阻模式的环形振荡器提供电流。 [0049] NM5、PM10、PM9组成的D5支路以及PM11、PM12组成的D6支路共同组成接电阻模式的电流修调电路（第一电流修调电路）。NM6、NM7组成的X1支路，NM8、NM9组成的X2支路，NM10和NM11组成的X3支路构成PLL模式下的修调电路（第二电流修调电路）。第二电流修调电路后端为输出电路。PM13、PM14、NM13、NM14一起组成D7这条支路，NM13的栅极接到了比较器的输出，当比较器输出变化时。NM13的栅极发生变化，VGS也会发生变化，所以会导致整个D7支路的电流发生变化。在通过PM15和PM17组成的支路和PM16和PM18组成的支路输出电流给环形振荡器。由NM15、NM16构成的支路和NM17、NM18构成的支路传递至后续的电路。 [0050] 输出电路中的IBP1、IBP2、IBN1、IBN2端子输出修调信号，输出修调信号统一记为输出图1中的IBP信号。 [0051] 电平转换电路是为了同时兼容PLL模式和外接电阻模式。 [0052] 第一种工作状态（PLL工作状态）下，比较器的正端接入电荷泵输出的信号（VCP），负端接入基准电压（VREF）。当电荷泵的输出电压（VCP）大于基准电压（VREF）时，正端的支路会抽走负端支路的电流。放大器的输出端电压会随之上升，传递给支路D7的nmos管。当输出端电压上升以后，D7支路的nmos管的VGS会变大，VGS变大以后，由于nmos管的宽长比是个定值，所以D7支路的电流也会随之变大，再由电流镜偏置作为振荡器充放电的电流。反之，如果电荷泵的输出电压（VCP）比基准电压（VREF）低，负端的支路会抽取正端支路的电流，比较器的输出端电压会下降，当它传递给D7支路的nmos管的时候，D7支路的nmos管的VGS电压会下降，所以D7支路的电流也会随之变小，再由电流镜偏置作为振荡器充放电的电流。当PLL频率锁定以后，电荷泵的电压不再变化，所以比较器的正端的抽取电流能力达到一个稳定的水平，得到一个恒定的输出电压，给D7支路nmos管一个恒定的VGS，输出恒定的充放电电流给环形振荡器，环形振荡器频率保持不变，达到锁定频率的目的。 [0053] 第二种工作状态（电阻调节状态）下，外接可变电阻，不外接时钟信号时，电荷泵不会工作，所以输出端不会产生电压，电平转换电路的比较器不会工作。图5中上面2排cascode是LDO提供的电流，再通过电流镜得到的偏置电流。当进入第二种工作状态时，D4支路会复制LDO的电流再通过比较器的输出端传递给D7支路的nmos管，在通过电流镜的输送给振荡器。为振荡器提供充放电电流。 [0054] 电平转换电路具有两处电流修调，第一处电流修调是PLL的修调，通过X1、X2和X3的支路，可以改变D7上的电流大小，X2支路是常开的，X1和X3支路是断开的。实际电路工作的时候，是由D7支路和X2支路提供电流。如果要加大电流，就开启X1或者X3或者都开启，如果要减小电流，可以关闭X2，修调是根据工艺角偏差计算的一个大概值。第二处电流修调是由D5和D6支路提供的，D5支路的最后一个MOS管在正常工作的时候是关闭的，如果要修调，可以控制D5支路的最后一个MOS管，则会在输出端叠电流电流，从而增大电流。 [0055] 图6为快速上电模块的电路图，如图6所示，快速上电模块包含一放大器，放大器具有两个输入端，其中一个输入端的输入为电荷泵的输出电压（VCP），另一个输入端是由基准电压分压出来的稳定阈值电压（VREF_1）。放大器的输出端接开关管PM1的栅极，提供开关管打开或者关闭的电平信号，PM2和PM3的电流镜为电容的充电提供一个稳定的充电电流。快速上电模块的功能是让电荷泵的输出端(VCP)快速达到一个设定的电压，这样就可以减少电荷泵锁定的时间。基准电压（VREF_1）的设定一定要比动态平衡时的电压小，可以通过基准分压得到充电的门限电压（VREF_1）。当电荷泵的输出电压（VCP）比门限电压（VREF_1）小时，放大器输出低电平，开关管SW1打开，对电容C1充电，当C1的电容端充到门限电平的电压后，放大器发生翻转，关闭PM1，PM2和PM3不再对电容进行充电。 [0056] 图7为本发明一实施例的环形振荡器的电路图，如图7所示，NM12的漏极接电平转换电路输出的电流，再通过PM10和NM10构成的支路形成充放电的电流。PM1、NM1构成D1的充放电支路；PM2、NM2构成D2的充放电支路；PM3、NM3构成D3的充放电支路；PM4、NM4构成D4的充放电支路；PM5、NM5构成D5的充放电支路；PM6、NM6构成D6的充放电支路；PM7、NM7构成D7的充放电支路；PM8、NM8构成D8的充放电支路；PM9、NM9构成D9的充放电支路。再把各条支路的反相器首尾相连，输出VOUT。 [0057] 环形振荡器首先要满足巴克豪森判据，反向器的个数必须为奇数个才可以起振。电路中有一个简并点，需要一个解除简并点的。PM1的栅极接一个使能信号，使能信号在上电的一瞬间会给一个由低到高瞬时阶跃信号，使PM1先开启，把PM10的栅极拉到5v消除兼并点以后再关闭PM1，使得整个osc正常工作。 [0058] 在环形振荡器中，第一个延迟单元从输入端接收一个电平信号，并在一定时间延迟后将输出信号发送到下一个单元。接下来，第二个单元所接收的信号是第一个单元输出的信号。如此循环下去，最后一个单元所接收到的信号是反馈单元输出信号的一个延迟版本。最后，反馈单元将输出信号发送回第一个单元。由于反馈信号与输入信号相同，并且具有一定延迟，因此将产生正反馈作用，信号在系统内不断地循环反复，最终形成稳定的周期性振荡信号输出。 [0059] 本发明中的伪锁相环如图1所示，其他电路是由基准电路和尖峰脉冲产生模块和控制直流转化器功率管的驱动部分，图1上半部分的环路是为了固定级联的芯片之间的环路能相同，下半部分伪锁相环是为了使芯片内部的工作频率可以和上半部分的环路相同，从而使得所有级联的芯片工作频率都相同。图1呈现了伪锁相环的主要组成，其中的内部振荡器TON如图8所示，NM1的漏端接IBIAS_1，栅极和NM2相连接。NM1和NM2的源端接地，NM2和PM1的漏极相接构成支路D1，PM1、PM2、PM3的栅极相接，源极接电源，为支路D2和D3提供为电容CAP1和CAP2充电的电流。NM4的源极连接到GND，漏极接到CAP1的电容极板上端，栅端接的是使能信号。EN1为控制信号，当功率管打开时，EN1由高电平转变为低电平。EN2信号和EN1是同一个信号。 [0060] 内部振荡器TON由IBIAS_1输入电流，再通过NM1得到相同的电流，再由支路D1将IBIAS_1电流复制到D2和D3支路上，作为充电电流。EN1和EN2为控制信号，当开关功率管打开时， EN1和EN2由高电平变为低电平，以关断 NMOS 管NM4和NM3，释放电压 VCAP1和VCAP2，充电电流 Ion 经电流镜镜像对电容 CAP1和CAP2 充电，VC 电压开始上升，当 VC等于翻转电压 Von 时，比较器翻转，充电结束，同时 EN1和EN2变为高电平打开 NMOS 管 NM4和NM3，电容 CAP1和CAP2 放电，VC立即变为零，直到下个周期开始。 [0061] 本发明提供的直流稳压器的频率调整电路能够控制多个相互级联的芯片的时钟频率一致，使得多个芯片级联时的效率提升，进而可以有效控制芯片的工作模式以及负载调整的范围。 [0062] 本领域普通技术人员可以理解：附图只是一个实施例的示意图，附图中的模块或流程并不一定是实施本发明所必须的。 [0063] 本领域普通技术人员可以理解：实施例中的装置中的模块可以按照实施例描述分布于实施例的装置中，也可以进行相应变化位于不同于本实施例的一个或多个装置中。上述实施例的模块可以合并为一个模块，也可以进一步拆分成多个子模块。 [0064] 最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明实施例技术方案的精神和范围。 |
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