一种时间数字转换器步长的测量方法及系统 |
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申请号 | CN202311534693.8 | 申请日 | 2023-11-17 | 公开(公告)号 | CN117278034B | 公开(公告)日 | 2024-01-30 |
申请人 | 成都电科星拓科技有限公司; | 发明人 | 高青; 李俞东; 石姣; 唐贝贝; 陈强; | ||||
摘要 | 本 发明 涉及 时间数字转换器 技术领域,公开了一种时间数字转换器步长的测量方法及系统,该方法为:扫描全数字 锁 相环路的时间数字转换器,基于数字编码值及其对应的出现次数、转换系数值计算得到所有测量到的数字编码值对应的步长;其中,转换系数值指时间数字转换器的时间与 相位 转换系数的值。本发明解决了 现有技术 存在的难以测量步长、影响芯片全数字 锁相环 时钟生成芯片的准确性等问题。 | ||||||
权利要求 | 1.一种时间数字转换器步长的测量方法,其特征在于,扫描全数字锁相环路的时间数字转换器,基于数字编码值及其对应的出现次数、转换系数值计算得到所有测量到的数字编码值对应的步长;其中,转换系数值指时间数字转换器的时间与相位转换系数的值; |
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说明书全文 | 一种时间数字转换器步长的测量方法及系统技术领域[0001] 本发明涉及时间数字转换器技术领域,具体是一种时间数字转换器步长的测量方法及系统。 背景技术[0002] 全数字锁相环(All Digital Phase Locked Loop,ADPLL)电路中,常采用时间数字转换器(Time‑to‑Digital Converter,TDC)测量相位差。 发明内容[0005] 为克服现有技术的不足,本发明提供了一种时间数字转换器步长的测量方法及系统,解决现有技术存在的难以测量步长、影响芯片全数字锁相环时钟生成芯片的准确性等问题。 [0006] 本发明解决上述问题所采用的技术方案是: [0007] 一种时间数字转换器步长的测量方法,扫描全数字锁相环路的时间数字转换器,基于数字编码值及其对应的出现次数、转换系数值计算得到所有测量到的数字编码值对应的步长;其中,转换系数值指时间数字转换器的时间与相位转换系数的值。 [0008] 作为一种优选的技术方案,包括以下步骤: [0009] S1,编码值及次数获取:扫描全数字锁相环路的时间数字转换器,输出数字编码值及其对应的出现次数的累加值; [0010] S2,步长延迟均值计算:将转换系数值收敛,然后计算出时间数字转换器的步长延迟均值; [0011] S3,步长计算:计算得到所有测量到的数字编码值对应的步长。 [0012] 作为一种优选的技术方案,步骤S1包括以下步骤: [0013] S11,待全数字锁相环路锁定并稳定后,启动时间数字转换器自动扫描,扫描全数字锁相环路的时间数字转换器,将时间数字转换器的收敛位置调整为设置的起始位置并开始计数; [0014] S12,计数N次,若某个数字编码值出现一次,则将该数字编码值对应的出现次数累加一次; [0015] S13,然后进行下一轮计数,计数N次完成后,进行下一轮计数,将时间数字转换器的收敛位置+1后再计数N次,并继续累加出现次数; [0016] S14,直到时间数字转换器的收敛位置到达结束位置,则完成计数,时间数字转换器自动扫描结束,输出数字编码值及其对应的出现次数的累加值。 [0017] 作为一种优选的技术方案,N≥10。 [0018] 作为一种优选的技术方案,步骤S2包括以下步骤: [0019] S21,将转换系数值收敛完成; [0020] S22,根据收敛完成后的全数字锁相环路中的转换系数值计算出时间数字转换器的步长延迟均值。 [0021] 作为一种优选的技术方案,步骤S22中,步长延迟均值的计算公式为: [0022] 转换系数值=步长延迟均值/输出时钟周期。 [0023] 作为一种优选的技术方案,步骤S22中,转换系数值收敛的结构为: [0024] 包括依次连接的第一乘法器、第二乘法器、加法器、延迟,延迟的输出端与加法器的输入端连接,第一乘法器用以输入相位误差、数字编码值,第二乘法器用以输入更新步长u,u的输出端用以输出转换系数值。 [0025] 作为一种优选的技术方案,u的范围为2‑8 2‑20。~ [0026] 作为一种优选的技术方案,步骤S3中,将步长延迟均值乘以使用的数字编码值长度,再除以出现次数的和,再乘以每个数字编码值对应的出现次数,从而计算得到所有测量到的数字编码值对应的步长。 [0027] 一种时间数字转换器步长的测量系统,用于实现所述的一种时间数字转换器步长的测量方法,包括依次连接的以下模块: [0028] 编码值及次数获取模块:用以,扫描全数字锁相环路的时间数字转换器,输出数字编码值及其对应的出现次数的累加值; [0029] 步长延迟均值计算:用以,将转换系数值收敛,然后计算出时间数字转换器的步长延迟均值; [0030] 步长计算:用以,计算得到所有测量到的数字编码值对应的步长。 [0031] 本发明相比于现有技术,具有以下有益效果: [0033] 图1为本发明步骤S1的流程图; [0034] 图2为一种用于转换系数值收敛的收敛环路结构示意图。 具体实施方式[0035] 下面结合实施例及附图,对本发明作进一步的详细说明,但本发明的实施方式不限于此。 [0036] 实施例1 [0037] 如图1至图2所示,本发明设计了一种时间数字转换器步长的测量方法及系统,通过自动扫描计算出步长的大小,实现不依靠测量仪器的测量方案。 [0038] 该方法包括以下步骤: [0039] S1,编码值及次数获取:扫描全数字锁相环路的时间数字转换器,输出数字编码值及其对应的出现次数的累加值; [0040] S2,步长延迟均值计算:将转换系数值收敛,然后计算出时间数字转换器的步长延迟均值; [0041] S3,步长计算:计算得到所有测量到的数字编码值对应的步长。 [0042] 作为一种优选的技术方案,步骤S1包括以下步骤: [0043] S11,待全数字锁相环路锁定并稳定后,启动时间数字转换器自动扫描,扫描全数字锁相环路的时间数字转换器,将时间数字转换器的收敛位置调整为设置的起始位置并开始计数; [0044] S12,计数N次,若某个数字编码值出现一次,则将该数字编码值对应的出现次数累加一次; [0045] S13,然后进行下一轮计数,计数N次完成后,进行下一轮计数,将时间数字转换器的收敛位置+1后再计数N次,并继续累加出现次数; [0046] S14,直到时间数字转换器的收敛位置到达结束位置,则完成计数,时间数字转换器自动扫描结束,输出数字编码值及其对应的出现次数的累加值。 [0047] 更具体地,如下: [0048] 时间数字转换器自动扫描流程如图1所示。 [0049] 首先,待全数字锁相环路锁定并稳定后,启动时间数字转换器自动扫描,将时间数字转换器的收敛位置tdc_mid调整为设置的起始位置并开始计数。 [0050] 每一轮计数N(N≥10)次,若某个数字编码值tdc_code出现一次,则将该数字编码值对应的出现次数tdc_code_time累加一次; [0051] 计数N次完成后,进行下一轮计数,将时间数字转换器的收敛位置+1后再计数N次,并继续累加出现次数; [0052] 如此,计数N次完成后,继续将时间数字转换器的收敛位置+1后再计数N次,并继续累加出现次数,直到时间数字转换器的收敛位置到达结束位置,则完成计数,时间数字转换器自动扫描结束。 [0053] 时间数字转换器自动扫描结束后,输出数字编码值及其对应的出现次数的累加值。 [0054] 该扫描方法类似于蒙特卡洛模拟方法,随机向时间数字转换器上投射不同的延迟信息,并通过对时间数字转换器进行测量,经过大量的随机投射,即可得到不同步长的步长比例关系(步长比例关系对应不同数字编码值对应的出现次数:比如,现有两个数字编码值A、B,A、B对应的出现次数分别为1200、1000,则A与B的步长比例则为1200/1000,即1.2),但是无法得到步长的确切值,因此需要配合下一步来确定步长的确切值。 [0055] 然后将转换系数值(时间数字转换器的时间与相位转换系数,又称Ktdc值)收敛完成,转换系数值收敛环路如图2所示。 [0056] 图2中,X表示乘法器,+表示加法器,u表示更新步长(可提前设定固定值),Z‑1表示延迟。 [0057] u可选择2‑8 2‑20。~ [0058] 转换系数值=步长延迟均值/输出时钟周期,而输出时钟周期是设置的值,因此全数字锁相环路中的转换系数值收敛完成以后,可以计算出时间数字转换器的步长延迟均值。 [0059] 最后将时间数字转换器的步长延迟均值乘以使用的数字编码值长度,再除以出现次数的和,再乘以每个数字编码值对应的出现次数,即可得到所有测量到的数字编码值对应的步长。 [0060] 计算公式为: [0061] 步长=(步长延迟均值*使用的数字编码值长度/出现次数的和)*出现次数。 [0062] 相比较于现有技术,本发明具有以下有益效果: [0063] 已有的测量方案需要依靠测量仪器,本发明可以自动测量步长,不依靠测量仪器,测量速度快,精度高。 [0064] 如上所述,可较好地实现本发明。 [0066] 以上所述,仅是本发明的较佳实施例而已,并非对本发明作任何形式上的限制,依据本发明的技术实质,在本发明的精神和原则之内,对以上实施例所作的任何简单的修改、等同替换与改进等,均仍属于本发明技术方案的保护范围之内。 |