射频收发器批量快速测试装置 |
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| 申请号 | CN202311491072.6 | 申请日 | 2023-11-10 | 公开(公告)号 | CN117233580B | 公开(公告)日 | 2024-02-09 |
| 申请人 | 北京力通通信有限公司; | 发明人 | 裴艳永; 周礼兵; 侯卫兵; | ||||
| 摘要 | 本 发明 公开了一种射频收发器批量快速测试装置，包括：集成在测试 电路 板上的时钟源子系统，用于给测试 电路板 上的时钟系统提供时钟源。所述时钟源子系统包括：调压器，其与 电压 源连接并分出精确数值的控制电压；压控 振荡器 ，其控制 信号 输入端与调压器的信号输出端电连接，调压器输出的电压 控制信号 控制压控振荡器输出预期的时钟 频率 信号；时钟 缓冲器 ，其信号输入端与压控振荡器的信号输出端电连接，用以输出多路性能相同的 时钟信号 。该测试装置将时钟源子系统集成在测试电路板上，简单高效地解决了对射频收发器芯片进行测试时需要的时钟源问题，成本低廉，具有足够的 精度 和稳定度，能够达到与外部接入的高精度时钟源的时钟信号相近的电气性能。 | ||||||
| 权利要求 | 1.射频收发器批量快速测试装置，其特征在于，包括： |
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| 说明书全文 | 射频收发器批量快速测试装置技术领域[0001] 本发明涉及射频收发器芯片成品测试技术。更具体地说，本发明涉及一种低成本的射频收发器批量快速测试装置。 背景技术[0002] 目前对射频收发器芯片的测试主要有两种方式，一种是实验室测试，这种测试是利用频谱分析仪或综测仪等精密仪器进行测试，依托仪器的功能，可以使芯片测试更加准 确、精细和全面。但是，全靠人工操作，专业技术要求比较高，总体操作效率低。另一种是工 厂测试，利用专业的测试设备进行流水操作，测试效率高，但是不灵活，且价格严重依赖芯 片的总量、测试指标的种类和单片测试耗费时间，相对而言成本高。 [0003] 由于从芯片的研发到大批量生产的整个周期之间存在小批量生产的需求。对于小批量的生产，如果直接采用工厂测试，则风险大成本高，因为芯片在测试过程中可能还会发 现问题，需要继续完善设计，直接定制工厂测试费用太高，后续改动测试流程代价太大。如 果采用实验室测试，则效率就太低，因为实验室测试采用频谱分析仪或综测仪等精密仪器 得到的检测结果即各项指标的具体值后，工作人员需要对每颗芯片的检测结果进行分析才 能研判产品质量，非常耗费时间和精力，导致效率低下。因此，实验室的小批量测试技术非 常必要。 发明内容[0004] 本发明提供一种射频收发器批量快速测试装置，其将时钟源子系统集成在用于测试射频收发器的测试电路板上，简单高效地解决了对射频收发器进行测试时需要的时钟源 问题，成本低廉，需用时就可以接入使用，具有足够的精度和稳定度，能够达到与外部接入 的高精度时钟源的时钟信号相近的电气性能。 [0005] 为了实现本发明的这些目的并体现其优点，提供了一种射频收发器批量快速测试装置，包括： [0006] 测试电路板，其上装配有放置待测试射频收发器芯片的插座，在所述测试电路板上设置有用于测试的时钟系统； [0007] 时钟源子系统，其集成在所述测试电路板上，用于给所述时钟系统提供时钟源，所述时钟源子系统包括： [0011] 优选的是，所述的射频收发器批量快速测试装置，在所述测试电路板上配置有多个外接端子，用于连接外部的子系统或仪器，其中，所述时钟缓冲器集成有N路信号输出端 口，其中一路信号输出端口电连接至所述测试电路板上的时钟系统，剩余N‑1路信号输出端 口分别与一个外接端子电连接。 [0012] 优选的是，所述的射频收发器批量快速测试装置，在所述调压器的输入输出侧均设置有用于去耦的电容，具体为：第一电容一端与所述调压器的接地端电连接，另一端与所 述调压器的电压信号输出端电连接；第二电容一端与所述调压器的电压源输入端电连接， 另一端接地。 [0013] 优选的是，所述的射频收发器批量快速测试装置，在所述压控振荡器的电压源输入端设置有去耦隔离的组合电路，具体为：第一磁铢的一端与所述压控振荡器的电压源输 入端电连接，另一端与所述电压源电连接；第三电容和第四电容并联连接后一端与所述压 控振荡器的电压源输入端电连接，另一端接地。 [0014] 优选的是，所述的射频收发器批量快速测试装置，在所述时钟缓冲器的电压源输入端设置有去耦隔离的组合电路，具体为：第五电容、第六电容和第七电容并联连接后一端 与所述时钟缓冲器的电压源输入端电连接，另一端与第二磁铢的一端电连接，所述第二磁 铢的另一端与所述电压源电连接。 [0016] 优选的是，所述的射频收发器批量快速测试装置，所述预期的时钟频率数值为30.72MHz。 [0017] 优选的是，所述的射频收发器批量快速测试装置，配置的多个外接端子具体的电气连接方式为微带线互连和SMA端子连接器。 [0018] 优选的是，所述的射频收发器批量快速测试装置，工作过程中，所述调压器的工作电流控制在10mA以内；所述压控振荡器的输出信号模式为CMOS电平，输出时钟频率的稳定 度在10ppm以内，所选用晶振的指标是400fs@40MHz载波或1.0ps@10MHz载波，在频率偏移 12kHz 20MHz之内测试，电压控制下频率牵拉能力即频率调整能力为±10ppm/±1.0V，相位 ~ 噪声要求小于‑145dBc/Hz@10MHz载波，频率偏移100kHz，输出带负载能力为10pF。 [0019] 本发明至少包括以下有益效果： [0020] 第一、由于本发明将时钟源子系统直接集成在用于测试射频收发器芯片的测试电路板上，因此，一般测试无需再从外部接入时钟源，简单高效地解决了对射频收发器进行测 试时需要的时钟源问题，适用于射频收发器的小批量测试，也可以适用于实验室测试，以及 当大批量测试时没有外部时钟源时的应急情况下，需要本备选时钟源作为时钟信号时，或 者需要一个相同性能的内部时钟源进行系统协同工作时的情况。还可以适用于做测试结果 比对时。 [0021] 第二、本发明将时钟源子系统集成在用于测试射频收发器的测试电路板上，与测试工厂提供的时钟设备相比较，一是成本低廉，便于设计，占用很少的电路板面积，不会影 响其它关键模块的设计和性能发挥；二是操作灵活，使用方便，不易出错，可以达到即插即 用的使用效果，也不会因为操作不当引起性能下降。 [0022] 第三、本发明设计的时钟源子系统包括调压器、压控振荡器和时钟缓冲器，所述调压器与电压源连接，能够按比例输出精确的控制电压，并据此控制压控振荡器输出精准数 值的频率信号，这个精准的频率能够和工厂测试时的时钟源输出的时钟信号频率是一个级 别的精度，从而调节时钟缓冲器输出准确的时钟源信号。因此，本发明设计的时钟源子系统 时钟信号性能和测试工厂提供的时钟信号性能相当，有噪声水平低，抖动小，性能优异且稳 定等优点。 [0023] 第四、由于本发明在所述测试电路板上配置有多个外接端子，用于连接外部的子系统或仪器，因此，本发明时钟源子系统输出的时钟信号能够扩充输出供外部仪器使用，且 扩充给外部使用的时钟信号、一路给本地使用的时钟信号以及外部时钟源提供的时钟信号 在性能上没有明显的差别。 [0025] 图1为本发明所述的时钟源子系统的原理框图； [0026] 图2为本发明所述的时钟源子系统的原理图； [0027] 图3为本发明时钟信号分配使用示意图； [0028] 图4为本发明相位噪声的测试记录； [0029] 图5为本发明时钟缓冲器本身的抖动噪声测试记录； [0030] 图6为本发明时钟缓冲器互连压控振荡器后输出的时钟信号的抖动噪声测试记录。 具体实施方式[0032] 应当理解，本文所使用的诸如“具有”、“包含”以及“包括”术语并不排除一个或多个其它元件或其组合的存在或添加。 [0033] 需要说明的是，下述实施方案中所述实验方法，如无特殊说明，均为常规方法，所述器件和材料，如无特殊说明，均可从商业途径获得；在本发明的描述中，需要说明的是，除 非另有明确的规定和限定，术语“安装”、“相连”、“设置”应做广义理解，例如，可以是固定相连、设置，也可以是可拆卸连接、设置，或一体地连接、设置。对于本领域的普通技术人员而 言，可以具体情况理解上述术语在本发明中的具体含义。术语“横向”、“纵向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，并不是指示或暗 示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对 本发明的限制。 [0034] 如图1 3所示，本发明实施例提供的射频收发器批量快速测试装置，包括：测试电~ 路板，其上装配有放置待测试射频收发器芯片的插座，在所述测试电路板上设置有用于测 试的时钟系统；时钟源子系统，其集成在所述测试电路板上，用于给所述时钟系统提供时钟 源，所述时钟源子系统包括：调压器1，其与电压源5连接并分出精确数值的控制电压；压控 振荡器2，其控制信号输入端与所述调压器1的信号输出端电连接，所述调压器1输出的电压 控制信号调节所述压控振荡器2输出预期数值的时钟频率信号；时钟缓冲器3，其信号输入 端与所述压控振荡器2的信号输出端电连接，用以输出多路性能相同的时钟信号。 [0035] 在上述实施例中，测试电路板上面装配有socket座，待测试的射频收发器芯片放置于该socket座中，上电后对该射频收发器芯片进行各种功能和性能测试，可执行射频信 号产生、发送和接收功能，并能将各种数字化的射频信号传送给测试主控机以供性能分析。 因此，测试电路板的主要功能是对被测试芯片的性能进行全方位的测评，但是测试电路板 的外形尺寸、各子系统的布局、外接的输入输出信号、电源等会按照设计规则和习惯占用相 应的区域，一些备用的子系统占用的区域和面积都有所限制，所以本发明实施例是在这些 限制下实现时钟源子系统的设计和性能保证。本发明实施例在设计前期要有充分的论证和 设计规划，要对后端应用部分的系统的性能需求、电气特征深入了解；要对测试电路板生产 厂家、工艺、板材等充分了解；对芯片、物料部分的型号、关键特征、价格等都要做仔细的调 研，从而保证专业的设计手段和精确的设计实现，时钟源子系统在整个电路板的布局，电源 引入以及时钟信号的输入输出处理，关键线迹的走线阻抗控制和路径屏蔽，信号在整个回 路上的损失和电气性能的下降等等，都需要做预先的研判以及必要的估算或仿真。 [0036] 具体实施时，调压器1输入输出端必须要有稳定的精准的电阻数值保证。精确的调压器1能按比例分出精确数值的电压，这个电压用于精确而稳定的控制压控振荡器2的输出 时钟信号频率，这是整个时钟系统的性能稳定的一个重要的条件。调压器1的整体电阻数值 太大和太小都不合适，太大了分压输出的电压易受干扰，太小又使工作电流过高，引起过热 等问题，过热是电子系统不稳定的核心因素之一。一般调压器工作电流设置在10mA以内比 较合适。 [0037] 关于压控振荡器2，性能优良的压控振荡器2能生成性能优良的时钟信号。该时钟信号是整个时钟源子系统中最终的产物，是评定该时钟源子系统最终的性能的依据。压控 振荡器2是这个时钟源子系统的核心部分，具体实施时，在对这个压控振荡器（VCXO）选型 时，需要严格把控的指标为：输出信号模式：CMOS，本实施例中，一定要保证信号上升沿单调 上升并在一定时间内完成有效的信号电平建立；输出时钟频率的稳定度：一般要求10ppm以 内，这个指标在一定的温度范围内要得到保证，这个温度范围要覆盖整个系统的工作环境 的温度范围；信号抖动（典型的均方根 jitter数值）：一般是几百fs，本系统选用的晶振的 指标是400fs@ 40MHz载波或1.0ps @ 10MHz载波，在频率偏移(Offset)12kHz 20MHz范围 ~ 内测试；输出带负载能力：本例所选器件是10pF；控制电压下频率的牵拉能力，即频率调节 能力：±10ppm/±1.0V；相噪声：本子系统要求优于‑145dBc/Hz@10MHz载波，频率偏移 100kHz，如附图4所示，显示相噪声的情况。 [0038] 时钟缓冲器3是该时钟源子系统的最后一级电路，该级电路的性能也是整个时钟源子系统的性能得到保证的关键。具体实施时，时钟源子系统在这一级电路带负载，需要严 格把控的指标为：工作电压：此级的电压要和时钟源子系统的电压级别相兼容，否则无法协 同工作；附加的抖动：时钟缓冲器对系统的性能的劣化程度，这是指标越小则对系统的负面 影响越小，一般这个数值是几十个fs，对输出时钟抖动的影响的最终结果的计算方法是时 钟和缓冲器各自指标jitter数值的平方和之后的平方根；工作频率范围：时钟缓冲器的工 作频率和压控振荡器的工作频率要在一个重叠的范围内，这样兼容性最好，噪声最小，性能 最优；输入等效电容：本时钟缓冲器指标是5pF；输出电流带负载能力：本时钟缓冲器是± 8mA，对几乎所有的后继负载都能满足；抖动噪声：附图5是缓冲器本身的，附图6是缓冲器互 连压控振荡器后输出的时钟信号的jitter数值，附图5和附图6的测试记录，用以说明整个 子系统组建后表现出来的jitter指标。时钟缓冲器的主要作用是将缓冲的时钟信号转换为 矩形波输出，并加强信号驱动能力以驱动后续负载；同时，它还有减少时钟信号的延迟、整 理信号波形、同步各路时钟信号的作用。 [0039] 具体实施时，针对时钟源子系统各个器件的布局需要说明的是，时钟源子系统的任务是输出时钟信号给后继的系统提供时钟源，该时钟源的性能以及稳定性是后继电路的 性能和稳定性的关键因素之一。所以本实施例中的设计除了调研性能需求、拟定性能指标、 精心选取器件后，下一步就是实施设计中的电路布局这一关键步骤。整个时钟源子系统各 器件之间的布局和阻抗控制非常重要，布局能合理有效的完成器件之间、电源之间的合理 互连，同时能最大限度的增强EMC（电磁兼容）的性能。布局的原则是尽量在同一板层同一个 区域展开，并遵循逻辑图转化成实际信号流走向摆放器件，严格兼顾各个信号流向和外界 的有序与合理互连并尽量保持短线互连、线迹阻抗控制和匹配。线迹为电路板上宽度不一 的铜，其为信号传输和电源供应的媒介。远离易受干扰和产生干扰大的器件、子系统或模 块。有源器件取电要方便，并预留足够的空间放置去耦和抗干扰电路。阻抗控制是对板级走 线阻抗进行控制，这个阻抗也称为受控阻抗，阻抗是描述由 PCB 走线及其相关参考平面形 成的特定电气结构的特性参数。阻抗控制对于测试电路板时钟源时钟信号完整性很重要， 精确并合理的阻抗控制是信号最佳传输的保证。因此，测试电路板上走线要便于控制阻抗， 保证在线迹下面有连续的参考面（铜）出现，从而获得连续准确的阻抗。阻抗控制是个核心 关注点，合理利用空间，保证区域内不能有其他模块的器件，间接保证时钟源子系统区域的 阻抗控制参考面完整连续。信号传输路径的阻抗连续不但保证了信号的有效传输，同时也 避免了信号反射和振荡这种恶劣的情况发生。如图2所示，在时钟信号的测试电路板布线的 线迹上，对CLKIN，Y0，Y1，Y2，Y3这几个关键的信号都做了连续的阻抗控制，VC_CTRL线迹做 了抗干扰处理。 [0040] 还需要说明的是，关于PCB叠层和设计，本发明实施例在工程实施过程中是有局限性的，因为时钟源子系统属于整个系统中的一个子系统，必然受限于整个系统的叠层规划 和布局。走线和阻抗控制要求保证布局区域内纯净，即测试电路板时钟源子系统区域在表 层和底层无关的器件没有或者很少，无关的过孔很少，阻抗控制设计需要的参考层是完整 的铜面。时钟部分的布线不干扰其他的信号或者不被其他的信号干扰，这是时钟线布线的 必须遵守的基本原则，本发明实施例中这个原则也得到了严格遵守。 [0041] 在其中一具体实施方式中，所述的射频收发器批量快速测试装置，在所述测试电路板上配置有多个外接端子4，用于连接外部的子系统或仪器，其中，所述时钟缓冲器集成 有N路信号输出端口，其中一路信号输出端口电连接至所述测试电路板上的时钟系统，剩余 N‑1路信号输出端口分别与一个外接端子电连接（N为大于2的整数）。其中，配置的多个外接 端子具体的电气连接方式为微带线互连或SMA端子连接器。 [0042] 在上述实施方式中，外接端子4的主要任务是完成时钟信号的有效传输，以尽量小的电气损耗将时钟信号传输到目标负载。具体实施时，选用的SMA端子连接器有两样指标一 定要严控，一个是插入损耗，要尽量小，越小信号衰减越小；另一是端子工作的频率范围要 和整个系统的频率范围重叠。满足这两点之后，还要注意端子尽量是表面贴装的，这种装配 形式的端子焊接可靠，在焊接点处电气通路的阻抗不突变，反射最小或者没有。 [0043] 如图2所示，给出了一个具体的时钟源子系统实例，在该实例中给呈现了四路输出时钟信号，其中的任何一路都可以输出给本测试电路板和外部的电路（或系统）作为时钟 源。理论上这四路时钟信号的性能都是相同的，即，随机组合使用在整个系统中，系统的性 能不会因此有负面影响。在该实例中给出了三个外接端子，三个外接端子就是三路时钟信 号的输出，给其他子系统或者外部仪器使用，和板级的线迹组合在一起，能够做到严格的阻 抗一致。 [0044] 关于电压源5的选择，由于电压源要向调压器、压控振荡器以及时钟缓冲器供电，所以在对时钟源子系统消耗的电源总功耗评估之后，调压器等可以使用独立的电源，也可 以引入使用测试电路板上系统的同级别电源。由于集成的时钟源子系统总功耗很低，所以 本发明实施例引用测试板上的同级别电源，当采用一个相同的电压源5时，要求相互不能干 扰，故而加去耦和隔离的设计。为了达到相互之间不干扰的目的，在其中一具体实施方式 中，所述的集成的时钟源子系统，在所述调压器1的输入输出侧均设置有用于去耦的电容， 具体为：第一电容6一端与所述调压器1的接地端电连接，另一端与所述调压器1的电压信号 输出端电连接；第二电容7一端与所述调压器1的电压源输入端电连接，另一端接地。在所述 压控振荡器2的电压源输入端设置有去耦隔离的组合电路，具体为：第一磁铢8的一端与所 述压控振荡器2的电压源输入端电连接，另一端与所述电压源5电连接；第三电容9和第四电 容10并联连接后一端与所述压控振荡器2的电压源输入端电连接，另一端接地。在所述时钟 缓冲器3的电压源输入端设置有去耦隔离的组合电路，具体为：第五电容12、第六电容13和 第七电容14并联连接后一端与所述时钟缓冲器3的电压源输入端电连接，另一端与第二磁 铢11的一端电连接，所述第二磁铢11的另一端与所述电压源5电连接。所述时钟缓冲器3设 置的每路信号输出端口处设置一阻值为0欧的电阻15，用以隔离信号。 [0045] 在上述具体实施方式中，具体实施时，本发明实施例所使用的电压源为3.3V，该电压经去耦隔离后给调压器、压控振荡器和时钟缓冲器供电。如图2所示，当时钟缓冲器有四 路输出时钟信号时，这四个0欧的电阻，起到隔离信号的作用。但是在具体实施时，这四路输 出的信号未必都被使用，不用的信号通路上0欧的电阻不焊接以减少互扰。 [0046] 如图2所示，本发明实施例的使用过程为：电路在正确贴装完毕后，上电，电路处于正常的工作状态下，调整调压器的输出电压达到某种数值，将某个端子输出的时钟信号连 接至频谱测试仪，根据频谱测试仪显示的频率数值再去调整调压器输出的电压，使被调整 的频率数值就是设计期望的数值即可，本实施例为30.72MHz，为压控振荡器输出的最终数 值，这个数值和测试厂家的时钟源输出的时钟信号具有同级别的精度。 [0047] 在确认信号能够输出预期频率数值之后，就能在小批量的测试，实验室的调试和测试厂家的产测过程中使用这个时钟源子系统。理论上，几路输出的时钟信号的精度、性能 都相同，这个一致性由时钟缓冲器的性能来保证。这几路输出中的一路是以电路板布线的 方式给本地（测试电路板）提供时钟源，其余几路互连输出到测试电路板上的连接器上，由 连接器连接到其他外部的模块、子系统或者外部的仪器使用。 [0048] 综上，测试厂家提供的时钟源是专门给各个整体测试环境提供时钟源的，所以它的精度和稳定性是一定满足测试精度要求的。而本发明实施例所述的时钟源子系统在应用 到整体的测试环境内部后，要在最终的测试结果上接近于利用测试厂家的时钟信号的整个 系统的测试结果。鉴于以上分析，集成时钟源子系统简单高效地解决了时钟源的问题，其简 单高效就在于板级集成时钟源子系统后，在小批量测试、或实验室测试中无需再外接时钟 源，直接消除了外部架设时钟源的操作，而对最终的测试结果没有根本的影响。这一个创新 性的用法，成本相对低廉，又高效实用。进一步地，本发明实施例提供的低成本的射频收发 器批量测试中的时钟源子系统，可应用于实验室的射频收发器调试测试过程中，或者射频 收发器快速生产的测试过程中。 [0049] 本发明实施例中对模块的划分是示意性的，仅仅为一种逻辑功能划分，实际实现时基本依从现在的划分方式。另外，在本发明实施例中，各个子功能模块各自独立地完成自 己的功能，各个子模块的各自的功能整合完成了达到了整个模块性能的统一。且上述集成 的模块完全采用硬件的形式实现，没有软件功能的参与，所以模块完全在合理的供电环境 下即能正常的工作，省去了编程类的开发过程，这是本发明实施例中的时钟源子系统的又 一个突出优点。 [0050] 本发明实施例的使用具有灵活性，具体表现在几路的时钟输出不一定同时都要用上，可以根据需要选取合适的一路、几路用在测试系统中，也可以在有外部时钟源的情况下 闲置此子系统输出的时钟。因为其布局布线以及隔离设置的考虑，本闲置的时钟并不对测 试系统的测试工作造成干扰或影响。 [0052] 尽管本发明的实施方案已公开如上，但其并不仅仅限于说明书和实施方式中所列运用，它完全可以被适用于各种适合本发明的领域，对于熟悉本领域的人员而言，可容易地 实现另外的修改，因此在不背离权利要求及等同范围所限定的一般概念下，本发明并不限 于特定的细节和这里示出与描述的图例。 |
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