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一种自偏置结构的锁相环电路
申请号	CN202111113764.8	申请日	2021-09-23	公开(公告)号	CN113922818B	公开(公告)日	2024-04-12
申请人	南京美辰微电子有限公司;			发明人	赵超; 张浩;
摘要	本发明公开了一种自偏置结构的锁相环电路，包括鉴频鉴相器模块、积分路径模块、比例路径模块、振荡器模块、分频器模块、启动电路模块、自偏置模块。该结构由积分路径输出直接提供振荡器模块的偏置电压，从而可以无需任何外部参考电压或电流，并且添加启动电路，避免自锁死，提高可靠性；积分路径电流和振荡器模块电流成比例变化，可以实现带宽几乎恒定，优化噪声性能；比例路径由电容分压替代传统结构中的电阻，提高鲁棒性；单端或差分压控振荡器均可使用，自偏置结构简单，并且无需额外运放，易于低噪声设计。可以有效简化复杂SOC系统时钟的电源方案和频率规划方案，提高锁相环电路自由度，减小面积。
权利要求	1.一种自偏置结构的锁相环电路，基于锁相环电路外部的参考时钟REFCLK，结合锁相环电路内部的反馈时钟FBCLK进行频率和相位的调整锁定，并为目标电路提供调整后的频率和相位，其特征在于：包括鉴频鉴相器模块、自偏置结构、比例路径模块、分频器模块，所述鉴频鉴相器模块输入端作为锁相环电路的输入端，所述参考时钟REFCLK和反馈时钟FBCLK分别接入鉴频鉴相器模块输入端进行鉴频和鉴相，所述鉴频鉴相器模块输出端UPB、输出端DN2分别均接入自偏置结构输入端、比例路径模块输入端，所述比例路径模块输出端接入自偏置结构，所述自偏置结构输出端接分频器模块输入端，所述分频器模块输出端接入鉴频鉴相器模块输入端作为反馈时钟FBCLK输入，实现锁相环电路中频率和相位的调整锁定，所述自偏置结构输出端作为锁相环电路的输出端，为目标电路提供调整后的频率与相位；所述自偏置结构包括积分路径模块、振荡器模块、自偏置模块，所述鉴频鉴相器模块输出端UPB、输出端DN2分别接入自偏置结构中的积分路径模块输入端，所述积分路径模块输出端分别接入振荡器模块输入端、自偏置模块输入端提供偏置电压，所述比例路径模块输出端接入自偏置结构中的振荡器模块，所述自偏置模块根据积分路径模块提供的偏置电压产生VBP、VBPCAS、VBN、VBNCAS四个内部参考电压，所述自偏置模块产生的各内部参考电压分别均为积分路径模块、比例路径模块提供偏置电压，所述自偏置结构输出端接分频器模块输入端，所述分频器模块输出端接入鉴频鉴相器模块输入端作为反馈时钟FBCLK输入，实现锁相环电路中频率和相位的调整锁定，所述振荡器模块输出端作为锁相环电路的输出端为目标电路提供调整后的频率与相位。 2.根据权利要求1所述的一种自偏置结构的锁相环电路，其特征在于：所述鉴频鉴相器模块包括第一触发器DFF1、第二触发器DFF2、与门AND、第一反相器INV1、第二反相器INV2、第三反相器INV3、延迟逻辑Delay，所述第一触发器DFF1、第二触发器DFF2的数据端分别均接电源VDD，所述第一触发器DFF1时钟端、第二触发器DFF2时钟端均为鉴频鉴相器模块的输入端，所述第一触发器DFF1时钟端接参考时钟REFCLK，所述第二触发器DFF2时钟端接反馈时钟FBCLK，所述第一触发器DFF1输出端UP分别接第一反相器INV1输入端、与门AND第一输入端，所述第二触发器DFF2输出端DN1分别接第二反相器INV2输入端、与门AND第二输入端，所述与门AND输出端分别接第一触发器DFF1的RESET端、第二触发器DFF2的RESET端，所述第一反相器INV1输出端接延迟逻辑Delay输入端，所述延迟逻辑Delay输出端为鉴频鉴相器模块输出端UPB，所述第二反相器INV2输出端接第三反相器INV3输入端，所述第三反相器INV3输出端为鉴频鉴相器模块输出端DN2。 3.根据权利要求1所述的一种自偏置结构的锁相环电路，其特征在于：所述比例路径模块包括P型晶体管MP10、P型晶体管MP11、N型晶体管MN9、N型晶体管MN10、开关S3、开关S4、比例电容C0、比例电容C1、比例电容C2、电阻R0、电阻R1，所述鉴频鉴相器模块输出端UPB接电阻R0一端，所述鉴频鉴相器模块输出端DN2接电阻R1的一端，所述电阻R0另一端接比例电容C0一端，所述电阻R1另一端接比例电容C1一端，所述比例电容C0另一端和比例电容C1另一端相连，所述比例电容C0另一端和比例电容C1另一端连接节点与比例电容C2一端连接，定义比例电容C2与比例电容C0和比例电容C1连接点相连的一端为节点VCON2，所述P型晶体管MP10源极接电源VDD，所述P型晶体管MP10漏极和P型晶体管MP11源极连接，所述P型晶体管MP10栅极接偏置电压VBP，所述P型晶体管MP11栅极接偏置电压VBPCAS，所述P型晶体管MP11漏极连接开关S3常闭触点端，所述N型晶体管MN10源极接地，所述N型晶体管MN10漏极和N型晶体管MN9源极连接，所述N型晶体管MN10栅极接偏置电压VBN，所述N型晶体管MN9栅极接偏置电压VBNCAS，所述N型晶体管MN9漏极连接开关S4常开触点端，所述开关S3、开关S4分别由鉴频鉴相器模块输出端UPB、鉴频鉴相器模块输出端DN2控制，所述开关S3常开触点端与开关S4常闭触点端连接并且连接节点VCON2，所述比例电容C2的另一端接地，所述节点VCON2为比例路径模块的输出端。 4.根据权利要求1所述的一种自偏置结构的锁相环电路，其特征在于：所述积分路径模块包括P型晶体管MP1、P型晶体管MP2、N型晶体管MN1、N型晶体管MN2、开关S1、开关S2、积分滤波电容C3，所述鉴频鉴相器模块输出端UPB、鉴频鉴相器模块输出端DN2分别控制开关S1、开关S2，所述P型晶体管MP1源极接电源VDD，所述P型晶体管MP1漏极和P型晶体管MP2源极连接，所述P型晶体管MP1栅极接偏置电压VBP，所述P型晶体管MP2栅极接偏置电压VBPCAS，所述P型晶体管MP2漏极与开关S1常闭触点端连接，所述N型晶体管MN1源极接地，所述N型晶体管MN1漏极和N型晶体管MN2源极连接，所述N型晶体管MN1栅极接偏置电压VBN，所述N型晶体管MN2栅极接偏置电压VBNCAS，所述N型晶体管MN2漏极与开关S2常开触点端连接，所述开关S1常开触点端与开关S2常闭触点端连接，所述开关S1和开关S2连接点与积分滤波电容C3一端连接，定义积分滤波电容C3与开关S1和开关S2连接点相连的一端为节点VCON1，所述积分滤波电容C3另一端接电源VDD，所述节点VCON1为积分路径模块的输出端。 5.根据权利要求1所述的一种自偏置结构的锁相环电路，其特征在于：所述振荡器模块包括环型振荡器VCO_CORE、至少二个P型晶体管MP、以及各个单刀双掷开关S，全部P型晶体管MP划分为第一组晶体管与第二组晶体管，单刀双掷开关S的数量与第一组晶体管中P型晶体管MP的数量相等，第一组晶体管中各P型晶体管MP与各单刀双掷开关S一一对应；所述积分路径模块输出端分别连接各P型晶体管MP栅极，所述各P型晶体管MP源极分别均接电源VDD，所述第一组晶体管各P型晶体管MP漏极分别接对应的单刀双掷开关S常闭触点端，所述各单刀双掷开关S的第一常开触点端彼此连接，所述各单刀双掷开关S的第二常开触点端连接环型振荡器VCO_CORE输出的电源端VDD_VCO，所述第二组晶体管中各P型晶体管MP漏极分别均接环型振荡器VCO_CORE的电源端VDD_VCO，所述比例路径模块输出端接入环型振荡器VCO_CORE，所述环型振荡器VCO_CORE地端接地，所述环型振荡器VCO_CORE输出端VDD_OUT为振荡器模块的输出端，接分频器模块输入端，所述分频器模块输出端接入鉴频鉴相器模块输入端作为反馈时钟FBCLK输入，实现锁相环电路中频率和相位的调整锁定，并且所述环型振荡器VCO_CORE输出端VDD_OUT作为锁相环电路的输出端为目标电路提供调整后的频率与相位。 6.根据权利要求5所述的一种自偏置结构的锁相环电路，其特征在于：所述环型振荡器VCO_CORE的电路包括至少一级反相器电路，各级反相器电路均包括两个电容、一个P型晶体管MP’、一个N型晶体管MN’，设各极电路中两个电容分别为第一电容、第二电容，各级反相器电路中：所述P型晶体管MP’栅极与N型晶体管MN’栅极连接，该连接节点定义为VCON3，所述P型晶体管MP’漏极与N型晶体管MN’漏极连接，所述N型晶体管MN’源极接地，所述P型晶体管MP’漏极与N型晶体管MN’漏极的连接节点顺序连接第一电容的一端、第二电容的一端，所述第一电容与第二电容的连接节点定义为VCON4，所述第一电容的另一端接所述比例路径模块的输出端，所述第二电容的另一端接数字控制可编程负载电容阵列CAP_ARRAY端；各级反相器电路依次排布，各级反相器电路中的节点VCON4与相邻级反相器电路中的节点VCON3连接，最后一级反相器电路的节点VCON4连接一级反相器电路的节点VCON3，所述各级反相器电路中的P型晶体管MP’源极彼此相连输出环型振荡器VCO_CORE电源VDD_VCO，所述环型振荡器VCO_CORE的电路中，任意一级反相器电路的节点VCON4作为环型振荡器VCO_CORE的输出端VCO_OUT。 7.根据权利要求1所述的一种自偏置结构的锁相环电路，其特征在于：所述自偏置模块包括P型晶体管MP4、P型晶体管MP5、P型晶体管MP6、P型晶体管MP7、P型晶体管MP8、P型晶体管MP9、N型晶体管MN3、N型晶体管MN4、N型晶体管MN5、N型晶体管MN6、N型晶体管MN7、N型晶体管MN8，所述积分路径模块输出端分别连接P型晶体管MP4栅极、P型晶体管MP5栅极、P型晶体管MP9栅极，所述P型晶体管MP4源极、P型晶体管MP5源极、P型晶体管MP9源极分别均连接电源VDD，所述N型晶体管MN3栅极和漏极短接后分别连接P型晶体管MP4漏极、N型晶体管MN4栅极、N型晶体管MN5栅极，所述N型晶体管MN3源极、N型晶体管MN4源极、N型晶体管MN5源极分别均接地，所述N型晶体管MN4漏极分别与P型晶体管MP6栅极、P型晶体管MP7漏极连接，所述P型晶体管MP6漏极与P型晶体管MP7源极连接，所述P型晶体管MP7与N型晶体管MN4连接的节点定义为VBN，为锁相环电路提供偏置电压VBN，所述P型晶体管MP7栅极接偏置电压VBPCAS，所述N型晶体管MN5漏极分别接P型晶体管MP8栅极与漏极，所述P型晶体管MP8源极接电源VDD，所述P型晶体管MP8与N型晶体管MN5连接节点定义为VBPCAS，为锁相环电路提供偏置电压VBPCAS，所述P型晶体管MP5漏极分别接N型晶体管MN6栅极、N型晶体管MN7漏极，所述N型晶体管MN7源极接N型晶体管MN6漏极，所述N型晶体管MN6源极接地，所述N型晶体管MN7接偏置电压VBNCAS，所述P型晶体管MP5与N型晶体管MN7连接节点定义为VBN,为锁相环电路提供偏置电压VBN，所述P型晶体管MP9漏极分别连接N型晶体管MN8漏极和栅极，所述N型晶体管MN8源极接地，所述P型晶体管MP9和N型晶体管MN8连接的节点定义为VBNCAS，为锁相环电路提供偏置电压VBNCAS。 8.根据权利要求1所述的一种自偏置结构的锁相环电路，其特征在于：还包括接入自偏置结构的启动电路模块，参考时钟REFCLK、积分路径模块输出端和振荡器模块输出端分别接入启动电路模块，启动电路模块防止自偏置结构自锁死。 9.根据权利要求8所述的一种自偏置结构的锁相环电路，其特征在于：所述启动电路模块包括窗口生成器Win Gen、计数器Counter、数字逻辑Dig、P型晶体管MP3，所述启动电路模块中窗口生成器WinGen输入端接参考时钟REFCLK，所述窗口生成器Win Gen输出端接计数器Counter使能端CNT_EN，所述振荡器模块输出端接计数器Counter时钟输入端口CNT_IN，计数器Counter输出经数字逻辑Dig后接P型晶体管MP3栅极，所述P型晶体管MP3漏极接地，所述P型晶体管MP3源极接积分路径模块输出端。
说明书全文	一种自偏置结构的锁相环电路技术领域 [0001] 本发明涉及半导体集成电路领域，具体涉及一种自偏置结构的锁相环电路。背景技术 [0002] 锁相环电路广泛应用于各种芯片中，在射频微波领域、数模混合领域和纯数字领域都是不可缺少的核心部分。锁相环的功能和性能对整颗芯片的成败有着决定性作用。片上集成系统（SOC）时钟方案，一般分为两类：一类由单一锁相环通过复杂后置分频器提供各种所需频率；一类由多个分布式锁相环电路为各个数字IP在其本地提供所需的时钟。前类方案在需要支持多种晶振频率的场景下极大的增加了锁相环设计的复杂度和功耗，特别是随着SOC集成度和复杂度的不断提升，后类方法逐渐成为SOC系统时钟方案的主流。由于锁相环为数模混合电路，需要额外的电压或电流提供参考，并且需要搭配较大的电阻电容滤波以滤除偏置电压或电流的噪声。此外，为数字IP（例如音频、视频）提供时钟时，往往数字IP电源电压较低（例如sub‑1V）, 虽然锁相环可以在sub‑1V下实现，但传统带隙基准往往需要高压1.8V或3.3V才能工作。这一方面导致了纯数字IP集成锁相环时电源拓扑复杂，需要额外高压电源，另一方面对于SOC中集成多个锁相环的场景，导致了偏置电压或电流的走线复杂和信号隔离困难。最后，在SOC系统时钟采用分布式锁相环时往往希望复用锁相环电路，以提高开发效率，但是锁相环输出频率的变化会导致整体噪声性能的变化，这导致采用传统结构时每个锁相环都需要单独调节参数，降低了效率。综上，开发一种无需任何额外偏置电压或偏置电流的锁相环结构，并且带宽能够自适应输出频率无需单独设计参数，以提高锁相环应用场景的自由度，从而简化SOC系统时钟方案成为迫切要解决的问题。发明内容 [0003] 本发明正是为了解决上述技术问题而设计的一种自偏置结构的锁相环电路，本发明锁相环结构的提出使得SOC系统时钟方案中无需额外参考电压和参考电流、无需额外带隙基准电路，可以在任意需要时钟的地方放置锁相环电路IP，从而大幅提高锁相环电路灵活性和自由度，简化系统时钟方案。 [0004] 本发明解决其技术问题所采用的技术方案是： [0005] 一种自偏置结构的锁相环电路，基于锁相环电路外部的参考时钟REFCLK，结合锁相环电路内部的反馈时钟FBCLK进行频率和相位的调整锁定，并为目标电路提供调整后的频率和相位，锁相环电路包括鉴频鉴相器模块、自偏置结构、比例路径模块、分频器模块，所述鉴频鉴相器模块输入端作为锁相环电路的输入端，所述参考时钟REFCLK和反馈时钟FBCLK分别接入鉴频鉴相器模块输入端进行鉴频和鉴相，所述鉴频鉴相器模块输出端UPB、输出端DN2分别均接入自偏置结构输入端、比例路径模块输入端，所述比例路径模块输出端接入自偏置结构，所述自偏置结构输出端接分频器模块输入端，所述分频器模块输出端接入鉴频鉴相器模块输入端作为反馈时钟FBCLK输入，实现锁相环电路中频率和相位的调整锁定，所述自偏置结构输出端作为锁相环电路的输出端，为目标电路提供调整后的频率与相位； [0006] 所述自偏置结构包括积分路径模块、振荡器模块、自偏置模块，所述鉴频鉴相器模块输出端UPB、输出端DN2分别接入自偏置结构中的积分路径模块输入端，所述积分路径模块输出端分别接入振荡器模块输入端、自偏置模块输入端提供偏置电压，所述比例路径模块输出端接入自偏置结构中的振荡器模块，所述自偏置模块根据积分路径模块提供的偏置电压产生VBP、VBPCAS、VBN、VBNCAS四个内部参考电压，所述自偏置模块产生的各内部参考电压分别均为积分路径模块、比例路径模块提供偏置电压，所述自偏置结构输出端接分频器模块输入端，所述分频器模块输出端接入鉴频鉴相器模块输入端作为反馈时钟FBCLK输入，实现锁相环电路中频率和相位的调整锁定，所述振荡器模块输出端作为锁相环电路的输出端为目标电路提供调整后的频率与相位。 [0007] 作为本发明的一种优选技术方案，所述鉴频鉴相器模块包括第一触发器DFF1、第二触发器DFF2、与门AND、第一反相器INV1、第二反相器INV2、第三反相器INV3、延迟逻辑Delay， [0008] 所述第一触发器DFF1、第二触发器DFF2的数据端分别均接电源VDD，所述第一触发器DFF1时钟端、第二触发器DFF2时钟端均为鉴频鉴相器模块的输入端，所述第一触发器DFF1时钟端接参考时钟REFCLK，所述第二触发器DFF2时钟端接反馈时钟FBCLK，所述第一触发器DFF1输出端UP分别接第一反相器INV1输入端、与门AND第一输入端，所述第二触发器DFF2输出端DN1分别接第二反相器INV2输入端、与门AND第二输入端，所述与门AND输出端分别接第一触发器DFF1的RESET端、第二触发器DFF2的RESET端，所述第一反相器INV1输出端接延迟逻辑Delay输入端，所述延迟逻辑Delay输出端为鉴频鉴相器模块输出端UPB，所述第二反相器INV2输出端接第三反相器INV3输入端，所述第三反相器INV3输出端为鉴频鉴相器模块输出端DN2。 [0009] 作为本发明的一种优选技术方案，所述比例路径模块包括P型晶体管MP10、P型晶体管MP11、N型晶体管MN9、N型晶体管MN10、开关S3、开关S4、比例电容C0、比例电容C1、比例电容C2、电阻R0、电阻R1， [0010] 所述鉴频鉴相器模块输出端UPB接电阻R0一端，所述鉴频鉴相器模块输出端DN2接电阻R1的一端，所述电阻R0另一端接比例电容C0一端，所述电阻R1另一端接比例电容C1一端，所述比例电容C0另一端和比例电容C1另一端相连，所述比例电容C0另一端和比例电容C1另一端连接节点与比例电容C2一端连接，定义比例电容C2与比例电容C0和比例电容C1连接点相连的一端为节点VCON2，所述P型晶体管MP10源极接电源VDD，所述P型晶体管MP10漏极和P型晶体管MP11源极连接，所述P型晶体管MP10栅极接偏置电压VBP，所述P型晶体管MP11栅极接偏置电压VBPCAS，所述P型晶体管MP11漏极连接开关S3常闭触点端，所述N型晶体管MN10源极接地，所述N型晶体管MN10漏极和N型晶体管MN9源极连接，所述N型晶体管MN10栅极接偏置电压VBN，所述N型晶体管MN9栅极接偏置电压VBNCAS，所述N型晶体管MN9漏极连接开关S4常开触点端，所述开关S3、开关S4分别由鉴频鉴相器模块输出端UPB、鉴频鉴相器模块输出端DN2控制，所述开关S3常开触点端与开关S4常闭触点端连接并且连接节点VCON2，所述比例电容C2的另一端接地，所述节点VCON2为比例路径模块的输出端。 [0011] 作为本发明的一种优选技术方案，所述积分路径模块包括P型晶体管MP1、P型晶体管MP2、N型晶体管MN1、N型晶体管MN2、开关S1、开关S2、积分滤波电容C3，所述鉴频鉴相器模块输出端UPB、鉴频鉴相器模块输出端DN2分别控制开关S1、开关S2，所述P型晶体管MP1源极接电源VDD，所述P型晶体管MP1漏极和P型晶体管MP2源极连接，所述P型晶体管MP1栅极接偏置电压VBP，所述P型晶体管MP2栅极接偏置电压VBPCAS，所述P型晶体管MP2漏极与开关S1常闭触点端连接，所述N型晶体管MN1源极接地，所述N型晶体管MN1漏极和N型晶体管MN2源极连接，所述N型晶体管MN1栅极接偏置电压VBN，所述N型晶体管MN2栅极接偏置电压VBNCAS，所述N型晶体管MN2漏极与开关S2常开触点端连接，所述开关S1常开触点端与开关S2常闭触点端连接，所述开关S和开关S2连接点与积分滤波电容C3一端连接，定义积分滤波电容C3与开关S和开关S2连接点相连的一端为节点VCON1，所述积分滤波电容C3另一端接电源VDD，所述节点VCON1为积分路径模块的输出端。 [0012] 作为本发明的一种优选技术方案，所述振荡器模块包括环型振荡器VCO_CORE、至少二个P型晶体管MP、以及各个单刀双掷开关S，全部P型晶体管MP划分为第一组晶体管与第二组晶体管，单刀双掷开关S的数量与第一组晶体管中P型晶体管MP的数量相等，第一组晶体管中各P型晶体管MP与各单刀双掷开关S一一对应； [0013] 所述积分路径模块输出端分别连接各P型晶体管MP栅极，所述各P型晶体管MP源极分别均接电源VDD，所述第一组晶体管各P型晶体管MP漏极分别接对应的单刀双掷开关S常闭触点端，所述各单刀双掷开关S的第一常开触点端彼此连接，所述各单刀双掷开关S的第二常开触点端连接环型振荡器VCO_CORE输出的电源端VDD_VCO，所述第二部分各P型晶体管MP漏极分别均接环型振荡器VCO_CORE的电源端VDD_VCO， [0014] 所述比例路径模块输出端接入环型振荡器VCO_CORE，所述环型振荡器VCO_CORE地端接地，所述环型振荡器VCO_CORE输出端VDD_OUT为振荡器模块的输出端，接分频器模块输入端，所述分频器模块输出端接入鉴频鉴相器模块输入端作为反馈时钟FBCLK输入，实现锁相环电路中频率和相位的调整锁定，并且所述环型振荡器VCO_CORE输出端VDD_OUT作为锁相环电路的输出端为目标电路提供调整后的频率与相位。 [0015] 作为本发明的一种优选技术方案，所述环型振荡器VCO_CORE的电路包括至少一级反相器电路，各级反相器电路均包括两个电容、一个P型晶体管MP’、一个N型晶体管MN’，设各极电路中两个电容分别为第一电容、第二电容， [0016] 各级反相器电路中：所述P型晶体管MP’栅极与N型晶体管MN’栅极连接，该连接节点定义为VCON3，所述P型晶体管MP’漏极与N型晶体管MN’漏极连接，所述N型晶体管MN’源极接地，所述P型晶体管MP’漏极与N型晶体管MN’漏极的连接节点顺序连接第一电容的一端、第二电容的一端，所述第一电容与第二电容的连接节点定义为VCON4，所述第一电容的另一端接所述比例路径模块的输出端，所述第二电容的另一端接数字控制可编程负载电容阵列CAP_ARRAY端； [0017] 各级反相器电路依次排布，各级反相器电路中的节点VCON4与相邻级反相器电路中的节点VCON3连接，最后一级反相器电路的节点VCON4连接一级反相器电路的节点VCON3，所述各级反相器电路中的P型晶体管MP’源极彼此相连输出环型振荡器VCO_CORE电源VDD_VCO，所述环型振荡器VCO_CORE的电路中，任意一级反相器电路的节点VCON4作为环型振荡器VCO_CORE的输出端VCO_OUT。 [0018] 作为本发明的一种优选技术方案，所述自偏置模块包括P型晶体管MP4、P型晶体管MP5、P型晶体管MP6、P型晶体管MP7、P型晶体管MP8、P型晶体管MP9、N型晶体管MN3、N型晶体管MN4、N型晶体管MN5、N型晶体管MN6、N型晶体管MN7、N型晶体管MN8， [0019] 所述积分路径模块输出端分别连接P型晶体管MP4栅极、P型晶体管MP5栅极、P型晶体管MP9栅极，所述P型晶体管MP4源极、P型晶体管MP5源极、P型晶体管MP9源极分别均连接电源VDD， [0020] 所述N型晶体管MN3栅极和漏极短接后分别连接P型晶体管MP4漏极、N型晶体管MN4栅极、N型晶体管MN5栅极，所述N型晶体管MN3源极、N型晶体管MN4源极、N型晶体管MN5源极分别均接地， [0021] 所述N型晶体管MN4漏极分别与P型晶体管MP6栅极、P型晶体管MP7漏极连接，所述P型晶体管MP6漏极与P型晶体管MP7源极连接，所述P型晶体管MP7与N型晶体管MN4连接的节点定义为VBN，为锁相环电路提供偏置电压VBN，所述P型晶体管MP7栅极接偏置电压VBPCAS，[0022] 所述N型晶体管MN5漏极分别接P型晶体管MP8栅极与漏极，所述P型晶体管MP8源极接电源VDD，所述P型晶体管MP8与N型晶体管MN5连接节点定义为VBPCAS，为锁相环电路提供偏置电压VBPCAS， [0023] 所述P型晶体管MP5漏极分别接N型晶体管MN6栅极、N型晶体管MN7漏极，所述N型晶体管MN7源极接N型晶体管MN6漏极，所述N型晶体管MN6源极接地，所述N型晶体管MN7接偏置电压VBNCAS，所述P型晶体管MP5与N型晶体管MN7连接节点定义为VBN,为锁相环电路提供偏置电压VBN， [0024] 所述P型晶体管MP9漏极分别连接N型晶体管MN8漏极和栅极，所述N型晶体管MN8源极接地，所述P型晶体管MP9和N型晶体管MN8连接的节点定义为VBNCAS，为锁相环电路提供偏置电压VBNCAS。 [0025] 作为本发明的一种优选技术方案，还包括接入自偏置结构的启动电路模块，参考时钟REFCLK、积分路径模块输出端和振荡器模块输出端分别接入启动电路模块，启动电路模块防止自偏置结构自锁死。 [0026] 作为本发明的一种优选技术方案，所述启动电路模块包括窗口生成器Win Gen、计数器Counter、数字逻辑Dig、P型晶体管MP3， [0027] 所述启动电路模块中窗口生成器Win Gen输入端接参考时钟REFCLK，所述窗口生成器Win Gen输出端接计数器Counter使能端CNT_EN，所述振荡器模块输出端接计数器Counter时钟输入端口CNT_IN，计数器Counter输出经数字逻辑Dig后接P型晶体管MP3栅极，所述P型晶体管MP3漏极接地，所述P型晶体管MP3源极接积分路径模块输出端。 [0028] 本发明的有益效果是：本发明提供了一种自偏置结构的锁相环电路，该结构无需任何外部参考电压和参考电流，可以省去带隙基准参考电路，并且带宽几乎恒定，可以有效简化复杂SOC系统时钟的电源方案和频率规划方案，提高锁相环电路自由度，减小面积。整体架构包括：鉴频鉴相器模块、积分路径模块、比例路径模块、振荡器模块、分频器模块、启动电路模块和自偏置模块。该锁相环结构由积分路径输出直接提供偏置振荡器模块的偏置电压，从而可以无需任何外部参考电压或电流，并且添加启动电路，避免自锁死，提高可靠性；积分路径电流和振荡器模块电流成比例变化，可以实现带宽几乎恒定，优化噪声性能；比例路径由电容分压替代传统结构中的电阻，提高鲁棒性；单端或差分压控振荡器均可使用，自偏置结构简单，并且无需额外运放，易于低噪声设计。本发明解决了传统锁相环电路中需要额外偏置电压或电流的问题，可广泛应用于各类锁相环中，本发明为采用分布式锁相环简化SOC系统时钟方案提供了有效方法。附图说明 [0029] 图1为现有传统锁相环示意图； [0030] 图2为现有一种自偏置锁相环结构示意图； [0031] 图3为现有一种自偏置锁相环内压控振荡器示意图； [0032] 图4为现有一种三电荷泵偏置锁相环架构示意图； [0033] 图5为本发明自偏置型锁相环电路结构图； [0034] 图6为本发明锁相环环路锁定瞬态仿真图。具体实施方式 [0035] 以下结合附图对本发明进一步详细说明。 [0036] 如图1所示为传统锁相环结构及其典型偏置电路，包含鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和分频器，偏置电路包括带隙基准和电压参考偏置。由图可见对于传统电荷泵型锁相环根本无法在没有参考电压或电流偏置的情况下工作。此外，随着SOC中所需时钟频率的增多、需要支持的晶体频率增加，单一锁相环难以支持所有频率，不仅导致了锁相环数量的增加，而且传统结构锁相环频率的变化会引起带宽的变化，这往往恶化锁相环整体噪声。锁相环数量的增加对参考电压和电流以及带隙基准都提出了更高、更复杂的要求，如何简化SOC的系统时钟方案，如何提供最简单可靠的系统时钟方案，是本领域技术人员亟待解决的技术问题。 [0037] 本发明提供的一种自偏置结构的锁相环电路，基于锁相环电路外部的参考时钟REFCLK，结合锁相环电路内部的反馈时钟FBCLK进行频率和相位的调整锁定，并为目标电路提供调整后的频率和相位，如图5所示，锁相环电路包括鉴频鉴相器模块、自偏置结构、比例路径模块、分频器模块，所述鉴频鉴相器模块输入端作为锁相环电路的输入端，所述参考时钟REFCLK和反馈时钟FBCLK分别接入鉴频鉴相器模块输入端进行鉴频和鉴相，所述鉴频鉴相器模块输出端UPB、输出端DN2分别均接入自偏置结构输入端、比例路径模块输入端，所述比例路径模块输出端接入自偏置结构，所述自偏置结构输出端接分频器模块输入端，所述分频器模块输出端接入鉴频鉴相器模块输入端作为反馈时钟FBCLK输入，实现锁相环电路中频率和相位的调整锁定，所述自偏置结构输出端作为锁相环电路的输出端，为目标电路提供调整后的频率与相位； [0038] 所述自偏置结构包括积分路径模块、振荡器模块、自偏置模块，所述鉴频鉴相器模块输出端UPB、输出端DN2分别接入自偏置结构中的积分路径模块输入端，所述积分路径模块输出端分别接入振荡器模块输入端、自偏置模块输入端提供偏置电压，所述比例路径模块输出端接入自偏置结构中的振荡器模块，所述自偏置模块根据积分路径模块提供的偏置电压产生VBP、VBPCAS、VBN、VBNCAS四个内部参考电压，所述自偏置模块产生的各内部参考电压分别均为积分路径模块、比例路径模块提供偏置电压，从而无需任何额外参考电压或电流实现了自偏置功能，所述自偏置结构输出端接分频器模块输入端，所述分频器模块输出端接入鉴频鉴相器模块输入端作为反馈时钟FBCLK输入，实现锁相环电路中频率和相位的调整锁定，所述振荡器模块输出端作为锁相环电路的输出端为目标电路提供调整后的频率与相位。 [0039] 本发明提出了一种自偏置结构的锁相环电路，该电路基于积分路径和压控振荡器的自偏置方法为锁相环自身提供偏置，并搭配启动电路防止自偏置锁死，从而该结构锁相环无需任何外部偏置，仅需要电源和晶振就可以工作，此外，积分路径模块电流和振荡器模块电流按比例镜像，同时变化，实现了锁相环带宽随参考频率增加而增加，以最大化抑制振荡器噪声。本发明锁相环结构的提出使得SOC系统时钟方案中无需额外参考电压和参考电流、无需额外带隙基准电路，可以在任意需要时钟的地方放置锁相环电路IP，从而大幅提高锁相环电路灵活性和自由度，简化系统时钟方案。本方法思路直观，电路简单，易于实现。 [0040] 所述鉴频鉴相器模块包括第一触发器DFF1、第二触发器DFF2、与门AND、第一反相器INV1、第二反相器INV2、第三反相器INV3、延迟逻辑Delay，鉴频鉴相器对参考时钟REFCLK和反馈时钟FBCLK进行鉴频和鉴相；所述第一触发器DFF1、第二触发器DFF2的数据端分别均接电源VDD，所述第一触发器DFF1时钟端、第二触发器DFF2时钟端均为鉴频鉴相器模块的输入端，所述第一触发器DFF1时钟端接参考时钟REFCLK，所述第二触发器DFF2时钟端接反馈时钟FBCLK，所述第一触发器DFF1输出端UP分别接第一反相器INV1输入端、与门AND第一输入端，所述第二触发器DFF2输出端DN1分别接第二反相器INV2输入端、与门AND第二输入端，所述与门AND输出端分别接第一触发器DFF1的RESET端、第二触发器DFF2的RESET端，所述第一反相器INV1输出端接延迟逻辑Delay输入端，所述延迟逻辑Delay输出端为鉴频鉴相器模块输出端UPB，所述第二反相器INV2输出端接第三反相器INV3输入端，所述第三反相器INV3输出端为鉴频鉴相器模块输出端DN2。 [0041] 所述比例路径模块包括P型晶体管MP10、P型晶体管MP11、N型晶体管MN9、N型晶体管MN10、开关S3、开关S4、比例电容C0、比例电容C1、比例电容C2、电阻R0、电阻R1，其中MP11和MP11构成P型CASCODE电流镜、MN9和MN10构成N型CASCODE电流镜、开关S3控制端低电平开关导通、开关S4控制端高电平开关导通，所述鉴频鉴相器模块输出端UPB接电阻R0一端，所述鉴频鉴相器模块输出端DN2接电阻R1的一端，所述电阻R0另一端接比例电容C0一端，所述电阻R1另一端接比例电容C1一端，所述比例电容C0另一端和比例电容C1另一端相连，所述比例电容C0另一端和比例电容C1另一端连接节点与比例电容C2一端连接，定义比例电容C2与比例电容C0和比例电容C1连接点相连的一端为节点VCON2，所述P型晶体管MP10源极接电源VDD，所述P型晶体管MP10漏极和P型晶体管MP11源极连接，所述P型晶体管MP10栅极接偏置电压VBP，所述P型晶体管MP11栅极接偏置电压VBPCAS，所述P型晶体管MP11漏极连接开关S3常闭触点端，所述N型晶体管MN10源极接地，所述N型晶体管MN10漏极和N型晶体管MN9源极连接，所述N型晶体管MN10栅极接偏置电压VBN，所述N型晶体管MN9栅极接偏置电压VBNCAS，所述N型晶体管MN9漏极连接开关S4常开触点端，所述开关S3、开关S4分别由鉴频鉴相器模块输出端UPB、鉴频鉴相器模块输出端DN2控制，所述开关S3常开触点端与开关S4常闭触点端连接并且连接节点VCON2，所述比例电容C2的另一端接地，所述节点VCON2为比例路径模块的输出端。 [0042] 比例路径模块由电容C0（或C1）与电容C2的分压实现传统结构中I*R的行为，此种方式避免了传统结构中电阻R随工艺角和温度变化而导致的环路带宽的变化，其中R0和R1为滤波电阻。 [0043] 所述积分路径模块包括P型晶体管MP1、P型晶体管MP2、N型晶体管MN1、N型晶体管MN2、开关S1、开关S2、积分滤波电容C3，其中MP1和MP2构成P型CASCODE电流镜、MN1和MN2构成N型CASCODE电流镜、开关S1控制端低电平开关导通、开关S2控制端高电平开关导通，所述鉴频鉴相器模块输出端UPB、鉴频鉴相器模块输出端DN2分别控制开关S1、开关S2，所述P型晶体管MP1源极接电源VDD，所述P型晶体管MP1漏极和P型晶体管MP2源极连接，所述P型晶体管MP1栅极接偏置电压VBP，所述P型晶体管MP2栅极接偏置电压VBPCAS，所述P型晶体管MP2漏极与开关S1常闭触点端连接，所述N型晶体管MN1源极接地，所述N型晶体管MN1漏极和N型晶体管MN2源极连接，所述N型晶体管MN1栅极接偏置电压VBN，所述N型晶体管MN2栅极接偏置电压VBNCAS，所述N型晶体管MN2漏极与开关S2常开触点端连接，所述开关S1常开触点端与开关S2常闭触点端连接，所述开关S和开关S2连接点与积分滤波电容C3一端连接，定义积分滤波电容C3与开关S和开关S2连接点相连的一端为节点VCON1，所述积分滤波电容C3另一端接电源VDD，所述节点VCON1为积分路径模块的输出端。所述积分路径模块中鉴频鉴相器的输出UPB和DN2通过S1和S2分别控制MP1和MP2构成的P型CASCODE电流镜以及MN1和MN2构成的N型CASCODE电流镜对电容C3的充电和放电。 [0044] 所述振荡器模块包括环型振荡器VCO_CORE、至少二个P型晶体管MP、以及各个单刀双掷开关S，其中各P型晶体管MP构成电流镜阵列，积分路径模块通过节点VCON1的电压变化调节振荡器中电流镜阵列的电流实现了整体环路的频率控制。全部P型晶体管MP划分为第一组晶体管与第二组晶体管，单刀双掷开关S的数量与第一组晶体管中P型晶体管MP的数量相等，第一组晶体管中各P型晶体管MP与各单刀双掷开关S一一对应；所述积分路径模块输出端分别连接各P型晶体管MP栅极，所述各P型晶体管MP源极分别均接电源VDD，所述第一组晶体管各P型晶体管MP漏极分别接对应的单刀双掷开关S常闭触点端，所述各单刀双掷开关S的第一常开触点端彼此连接，所述各单刀双掷开关S的第二常开触点端连接环型振荡器VCO_CORE输出的电源端VDD_VCO，所述第二部分各P型晶体管MP漏极分别均接环型振荡器VCO_CORE的电源端VDD_VCO；所述比例路径模块输出端接入环型振荡器VCO_CORE，所述环型振荡器VCO_CORE地端接地，所述环型振荡器VCO_CORE输出端VDD_OUT为振荡器模块的输出端，接分频器模块输入端，所述分频器模块输出端接入鉴频鉴相器模块输入端作为反馈时钟FBCLK输入，实现锁相环电路中频率和相位的调整锁定，并且所述环型振荡器VCO_CORE输出端VDD_OUT作为锁相环电路的输出端为目标电路提供调整后的频率与相位。 [0045] 所述环型振荡器VCO_CORE电路为RING型结构VCO，所述环型振荡器VCO_CORE的电路包括至少一级反相器电路，各级反相器电路均包括两个电容、一个P型晶体管MP’、一个N型晶体管MN’，设各极电路中两个电容分别为第一电容、第二电容，环型振荡器VCO_CORE此处以三级反相器其结构VCO示意，本发明同样适用于更多级数的RING型VCO。各级反相器电路中：所述P型晶体管MP’栅极与N型晶体管MN’栅极连接，该连接节点定义为VCON3，所述P型晶体管MP’漏极与N型晶体管MN’漏极连接，所述N型晶体管MN’源极接地，所述P型晶体管MP’漏极与N型晶体管MN’漏极的连接节点顺序连接第一电容的一端、第二电容的一端，所述第一电容与第二电容的连接节点定义为VCON4，所述第一电容的另一端接所述比例路径模块的输出端，所述第二电容的另一端接数字控制可编程负载电容阵列CAP_ARRAY端；各级反相器电路依次排布，各级反相器电路中的节点VCON4与相邻级反相器电路中的节点VCON3连接，最后一级反相器电路的节点VCON4连接一级反相器电路的节点VCON3，所述各级反相器电路中的P型晶体管MP’源极彼此相连输出环型振荡器VCO_CORE电源VDD_VCO，所述环型振荡器VCO_CORE的电路中，任意一级反相器电路的节点VCON4作为环型振荡器VCO_CORE的输出端VCO_OUT。 [0046] 所述振荡器模块中电流镜阵列中各对应的单刀双掷开关S以及环形振荡器VCO_CORE中CAP_ARRAY用来进行振荡器频带选择，其分别为频率粗调和频率精调。 [0047] 所述自偏置模块包括P型晶体管MP4、P型晶体管MP5、P型晶体管MP6、P型晶体管MP7、P型晶体管MP8、P型晶体管MP9、N型晶体管MN3、N型晶体管MN4、N型晶体管MN5、N型晶体管MN6、N型晶体管MN7、N型晶体管MN8；所述积分路径模块输出端分别连接P型晶体管MP4栅极、P型晶体管MP5栅极、P型晶体管MP9栅极，所述P型晶体管MP4源极、P型晶体管MP5源极、P型晶体管MP9源极分别均连接电源VDD；所述N型晶体管MN3栅极和漏极短接后分别连接P型晶体管MP4漏极、N型晶体管MN4栅极、N型晶体管MN5栅极，所述N型晶体管MN3源极、N型晶体管MN4源极、N型晶体管MN5源极分别均接地；所述N型晶体管MN4漏极分别与P型晶体管MP6栅极、P型晶体管MP7漏极连接，所述P型晶体管MP6漏极与P型晶体管MP7源极连接，所述P型晶体管MP7与N型晶体管MN4连接的节点定义为VBN，为锁相环电路提供偏置电压VBN，所述P型晶体管MP7栅极接偏置电压VBPCAS；所述N型晶体管MN5漏极分别接P型晶体管MP8栅极与漏极，所述P型晶体管MP8源极接电源VDD，所述P型晶体管MP8与N型晶体管MN5连接节点定义为VBPCAS，为锁相环电路提供偏置电压VBPCAS；所述P型晶体管MP5漏极分别接N型晶体管MN6栅极、N型晶体管MN7漏极，所述N型晶体管MN7源极接N型晶体管MN6漏极，所述N型晶体管MN6源极接地，所述N型晶体管MN7接偏置电压VBNCAS，所述P型晶体管MP5与N型晶体管MN7连接节点定义为VBN,为锁相环电路提供偏置电压VBN；所述P型晶体管MP9漏极分别连接N型晶体管MN8漏极和栅极，所述N型晶体管MN8源极接地，所述P型晶体管MP9和N型晶体管MN8连接的节点定义为VBNCAS，为锁相环电路提供偏置电压VBNCAS。 [0048] 所述自偏置模块和积分路径模块以及振荡器模块构成的自偏置结构使得积分路径电流能够动态复制振荡器模块的电流，当振荡器频率增加（偏置电流增加）时会动态调节增加积分路径中的电流，使得频率增加环路带宽不会缩小。RING型结构锁相环的噪声贡献主要来源于振荡器，希望满足稳定性的前提下尽量维持带宽恒定，以有效抑制振荡器的相位噪声，本发明锁相环结构环路带宽接近恒定，从而最大限度抑制振荡器噪声。 [0049] 锁相环电路还包括接入自偏置结构的启动电路模块，参考时钟REFCLK、积分路径模块输出端和振荡器模块输出端分别接入启动电路模块，启动电路模块为了防止积分路径、振荡器和自偏置三个模块构成的自偏置结构的锁死。所述启动电路模块包括窗口生成器Win Gen、计数器Counter、数字逻辑Dig、P型晶体管MP3，所述启动电路模块中窗口生成器Win Gen输入端接参考时钟REFCLK，所述窗口生成器Win Gen输出端接计数器Counter使能端CNT_EN，所述振荡器模块输出端接计数器Counter时钟输入端口CNT_IN，计数器Counter输出经数字逻辑Dig后接P型晶体管MP3栅极，所述P型晶体管MP3漏极接地，所述P型晶体管MP3源极接积分路径模块输出端。启动电路模块监测振荡器输出的频率，如果上电后振荡器的频率远低于所需要的频率，则控制晶体管MP3开启，由MP3形成电容C3到地的放电通路，通过此种方式避免了自偏置的锁死。 [0050] 启动电路通过监测振荡器输出VCO_OUT频率大小以防止自锁死，积分路径模块、振荡器模块和自偏置模块构成的自偏置结构具有两个状态：一种为正常工作，一种为自锁死，其电流为零，为了避免自锁死状态，首先将参考时钟REFCLK进行分频产生一个计数窗口Win Gen，Win Gen的输出控制计数器Counter的使能端CNT_EN，计数器的输出送给数字逻辑Dig进行判断，当振荡器的输出频率为零或员低于所需要的频率时判断为自锁死状态，此时Dig将打开晶体管MP3对电容C3进行放电，随着C3的放电，VCON1的电压下降，振荡器的频率将会上升，当启动电路判断振荡器的频率接近目标频率的70%时，关闭晶体管MP3，让电路进入环路锁定状态，通过积分路径和比例路径调节环路。 [0051] 本发明一种自偏置结构的锁相环电路的工作原理如下： [0052] 积分路径模块的输出VCON1直接和振荡器模块中的电流镜阵列的栅极连接为其提供电压偏置，同时VCON1还与自偏置模块中的P型晶体管MP4、MP5和MP9连接，作为自偏置模块的参考电压，自偏置模块生成的参考电压VBP、VBPCAS、VBN、VBNCAS再返回去为积分路径模块以及比例路径模块中的电流源提供偏置电压，这三个模块形成自偏置结构。该结构省去了带隙基准电路，并且无需任何外部参考电压或电流，不仅简化了电源方案，而且无需额外RC滤波来抑制参考电路的噪声。振荡器电流和积分路径电流呈现比例关系，并且根据不同频带由开关S8 SN可调此比例；~ [0053] 在传统结构锁相环中VCO频率增加，导致分频比增加，而其他参数电荷泵电流、滤波器电阻电容都不会变化，就导致在VCO频率增加时带宽变小，环路对VCO相位噪声的抑制能力下降，特别是对基于RING型结构锁相环而言，其RING VCO噪声占据主导，环路带宽的下降，将会导致整体锁相环噪声的上升，本发明自偏置结构能够有效克服此中缺陷：当VCO频率增加时，其偏置电流电路的电流镜阵列的电流会同时增加，而积分路径电流和电流镜阵列电流成比例增加，积分路径电流的增加会让环路带宽增加，这样就实现了环路带宽随VCO频率增加而自动增加，从而能够自动调节带宽，有效抑制VCO的相位噪声。通过控制各开关S可以控制电流镜像比例。 [0054] 比例路径模块由C0（或C1）和C2以及MP11、MP12、MN9、MN10构成，省去了传统结构锁相环滤波器模块中的电阻，如图1所示。比例路径由两个电容分压构成，这样不仅有效减小了原有滤波器中电阻随工艺角和温度的变化，从而进一步抑制了环路带宽随工艺角和温度的变化，增强了电路鲁棒性，电阻R0和R1用来滤除高频噪声，同时R0和R1自身的噪声也会被C0、C1和C2滤波。 [0055] 振荡器模块中核心电路VCO_CORE如图5右下角所示，通过VCON1控制电流镜阵列的栅极电压调节电流镜阵列的偏置电流以及通过VCON2控制负载电容两个方式调节VCO_CORE的频率和相位。同时电流镜阵列的开关S和VCO_CORE中的CAP‑ARRAY控制的负载电容用于选择VCO_CORE的频带，其分别为粗调和细调； [0056] 启动电路模块通过判断振荡器模块的频率以避免电路进入自锁死状态，由于本发明采用了自偏置结构，除正常工作的状态外，电路在所有模块电流均为零时也可以达到稳态，此时VCO_CORE停振，为避免此种状态的发生，添加了启动电路，首先根据REFCLK分频生成计数器使能信号，此模块在启动电路中标记为Win Gen，然后通过对VCO_CORE的输出（VCO_OUT）计数，探测振荡器的频率，当频率很低，或远小于目标频率时打开晶体管MP3，对VCON1放电，这样不仅避免了自锁死状态，而且可以实现VCON1的快速放电达到频率快速锁定的目的。鉴频鉴相器模块、分频器和上述模块连接后构成环路，实现频率和相位的锁定。如图6所示为本发明锁相环环路锁定瞬态仿真图。 [0057] 如图2所示为论文《Area Efficiency PLL Design Using Capacitance Multiplication Based on Self‑Biased Architecture》中所提出的自偏置技术方案，该方案主要缺点有：a.需要额外运放产生自偏置，这增加了噪声; b. 比例路径电阻直接接到VCO，容易恶化噪声和杂散；c. VCO中VBN和VBP需要仔细控制，容易进入线性区，增加了VCO复杂度。 [0058] 如图3所示为专利《自偏置锁相环和锁相方法》中所提出的自偏置技术方案，其中的VCO也需要差分结构，额外增加了功耗。 [0059] 如图4所示为专利《一种多环路自偏置锁相环电路及时钟产生器》中所提出的自偏置技术方案，主要缺点为需要三路电荷泵、需要多相输出鉴频鉴相器，三路电荷泵对于带内噪声以及匹配提出了更高的要求。 [0060] 本发明所提出的电路相较于上文所述方案主要优势在于：a.在信号通路中无需添加额外运放，有利于低噪声设计；b.所需VCO结构简单，差分和单端结构VCO均可以使用在本锁相环结构中；c.比例路径利用电容分压，噪声到低，鲁棒性强。 [0061] 本发明解决了传统锁相环电路中需要额外偏置电压或电流的问题，可广泛应用于各类锁相环中，本锁相环带宽能够随振荡器频率变化而自动变化，从而更好的抑制振荡器噪声，并且，本发明为采用分布式锁相环简化SOC系统时钟方案提供了有效方法。 [0062] 上述技术方案所设计的一种自偏置结构的锁相环电路，该电路基于积分路径和压控振荡器的自偏置方法为锁相环自身提供偏置，并搭配启动电路防止自偏置锁死，从而该结构锁相环无需任何外部偏置，仅需要电源和晶振就可以工作，此外，积分路径模块电流和振荡器模块电流按比例镜像，同时变化，实现了锁相环带宽随参考频率增加而增加，以最大化抑制振荡器噪声。本发明锁相环结构的提出使得SOC系统时钟方案中无需额外参考电压和参考电流、无需额外带隙基准电路，可以在任意需要时钟的地方放置锁相环电路IP，从而大幅提高锁相环电路灵活性和自由度，简化系统时钟方案。 [0063] 上面结合附图对本发明的实施方式作了详细说明，但是本发明并不限于上述实施方式，在本领域普通技术人员所具备的知识范围内，还可以在不脱离本发明宗旨的前提下做出各种变化。

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