PLL相位旋转器系统和方法 |
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| 申请号 | CN201710533639.X | 申请日 | 2017-07-03 | 公开(公告)号 | CN109217869B | 公开(公告)日 | 2024-04-05 |
| 申请人 | 美国莱迪思半导体公司; | 发明人 | 雷恺; 李奕乐; | ||||
| 摘要 | 集成 电路 可能需要能够生成目标 相位 和 频率 的时钟。在一个示例中，装置包括 振荡器 、选择电路和转换电路。振荡器可操作为生成第一格式的多个时钟 信号 ，多个 时钟信号 具有相同的频率和不同的相位。选择电路可操作为从多个振荡时钟基于选择信号选择具有目标相位的中间时钟。转换电路课可操作为将所选择的中间时钟转换为第二格式的目标时钟，所述目标时钟具有目标相位。选择电路和转换电路可以在集成电路中形成，其中振荡器在集成电路外部。备选地，振荡器可以与选择电路和转换电路集成在一起。 | ||||||
| 权利要求 | 1.一种装置(202)，包括： |
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| 说明书全文 | PLL相位旋转器系统和方法技术领域[0001] 本公开总体涉及锁相环(PLL)，并且在一个或多个具体方面涉及使用PLL的多相位时钟生成。 背景技术[0002] 诸如移动电话和平板电脑之类的电子器件被持续设计为具有更多的功能，以及甚至实现更多的集成，具有更少的功耗和更长的电池时间。这些实现通过降低包括执行这些这类功能的集成电路的器件的所有方面的功率消耗来实现。压控振荡器(VCO)广泛用于这些电子器件并且更具体地应用于诸如各种在这些器件上的硅芯片之类的集成电路中。在PLL中使用VCO以提供用于控制和同步这类集成电路的各个部件的使用，以用于同步数据传输等。这类集成电路，尤其是射频(RF)电路，可以要求具有不同相位的各种时钟。现在已有许多方案设计具有多相位的VCO。常规架构之一使用电压到电流转换器(V2I)以及电流受控振荡器(ICO)。然而这些常规方案消耗了可观的电力。发明内容 [0003] 在公开的一个示例实施例提出了一种装置，包括振荡器、选择电路和转换电路。振荡器可操作为生成第一格式的多个时钟信号，多个时钟信号具有相同的频率和不同的相位。选择电路可操作为从多个振荡时钟基于选择信号选择具有目标相位的中间时钟。转换电路课可操作为将所选择的中间时钟转换为第二格式的目标时钟，所述目标时钟具有目标相位。 [0004] 提供发明内容部分是为了简化的形式来介绍对概念的选择，它们在下文的具体实施方式中将被进一步描述。发明内容部分无意标识要求保护的主题的关键特征或主要特征，也无意限制要求保护的主题的范围。附图说明 [0005] 通过结合附图对本公开示例性实施例进行更详细的描述，本公开的上述以及其他目的、特征和优势将变得更加明显，其中，在本公开示例性实施例中，相同的参考标号通常代表相同部件。 [0006] 图1示出了常规相位旋转器的示意架构； [0007] 图2示出了来自图1中的E2C的具有不同相位的时钟的选择的示例； [0008] 图3示出了根据本公开的一个实施例的相位旋转器； [0009] 图4示出了根据本公开的一个实施例的针对同相和正交时钟的时钟组合的示例； [0010] 图5示出了图3中的选择电路的一个示例； [0011] 图6示出了图3中的选择电路的另一个示例； [0012] 图7示出了根据本公开的一个实施例的PLL；以及 [0013] 图8示出了根据本公开的一个实施例的目标时钟的选择方法。 具体实施方式[0014] 现在将参照若干实施例来论述本公开。应当理解，论述了这些实施例仅是为了使得本领域普通技术人员能够更好地理解且因此实现本公开，而不是暗示对本公开的范围的任何限制。 [0015] 如本文中所使用的，术语“包括”及其变体要被解读为意味着“包括但不限于”的开放式术语。术语“基于”要被解读为“至少部分地基于”。术语“实施例”和“一个实施例”要被解读为“至少一个实施例”。术语“另一个实施例”要被解读为“至少一个其他实施例”。术语“第一”、“第二”等等可以指代不同的或相同的对象。术语“ECL”可以指代发射极耦合逻辑，术语“CMOS”可以指代互补型金属氧化物半导体、以及术语“E2C”可以表示ECL至CMOS。下文还可能包括其他明确的和隐含的定义。 [0016] 在下文描述中可能涉及一些具体的数值或者数值范围。应当理解，这些数值和数值范围仅仅是示例性的，其可能有利于将本公开的思想付诸于实践。然而，对这些示例的描述无意以任何方式限制本公开的范围。根据具体的应用场景和需求，这些数值或者数值范围可以被另行设置。 [0017] 如上文所述，VCO可以广泛用于集成电路并且延伸用于电子设备以提供具有不同相位的时钟，并且相对于总体功耗预算，可以消耗可观量的功率。 [0018] 图1示出了常规相位旋转器100的示意架构。常规相位旋转器100可以用于生成在PLL中使用的同相和正交时钟。如图所示，相位旋转器100包括VCO 101、E2C电路108和MUX 100。VCO 101包括开关102、电压至电流转换器(V2I)104和电流受控振荡时钟106，并且可操作为生成电压受控振荡时钟。V2I 104可操作为将从开关102接收的电压信号转换为与电压信号成比例的电流信号。ICO 106可操作为基于接收的电流信号生成一个或多个时钟信号。 [0019] 在图1中，生成n+1个时钟Clk [0020] 对于诸如现场可编程门阵列(FPGA)、图形处理单元(GPU)和微控制器(MCU)之类的一些应用而言，客户需要调谐输出的IQ相位以满足时序要求。在图1中，E2C 108可操作为将n+1个时钟Clk [0021] 由于存在“n+1”个时钟，因此一种粗略调谐方法是将输出时钟的IQ相位进行旋转。例如，初始地旋转Clk2和Clk4，而在调谐之后最终选择Clk5和Clk7。通过使用该方法，可以避免使用大的延迟链来调谐输出时钟，这节省了功率和面积，并且改进了噪声性能。 [0022] 在一个示例中，假设n＝7，E2C 108将CML格式的8个时钟转换为CMOS格式的8个时钟，如图2所示。每个时钟与其它时钟相差45度或45度的多倍。这种转换消耗了可观量的功率。然而，如图2所示，仅2个时钟被选择为目标时钟，这是因为对于诸如无线、时钟数据恢复(CDR)、延迟链回路(DLL)和数据路径之类的大多数引用而言，仅需要同相和正交时钟。这意味着CMOS格式的其它6个时钟及其转换被浪费。虽然在本示例中假设n＝7，但是这仅是示例而非旨在对本公开的范围进行限制。在备选的实施例中，n可以为3、15或其它奇数数字。 [0023] 与上文相对而言，本公开的实施例提供一种消耗超低功率的相位旋转器和包括该相位旋转器的PLL。通过在转换时钟之前选择目标时钟，仅转换目标时钟。该方案避免将所有时钟都转换，从而可以节省用于转换期望时钟的功率。 [0024] 图3示出了根据本公开的一个实施例的相位旋转器200。相位旋转器200包括VCO 101、选择电路210和E2C电路208。VCO 101包括开关102、电压至电流转换器(V2I)104和电流受控振荡器106，并且VCO 101可操作为生成电压受控振荡时钟。V2I 104可操作为将从开关 102接收的电压信号转换为与电压信号成比例的电流信号。ICO 106可操作为基于所接收的电流信号生成一个或多个振荡时钟。 [0025] 在图3中，由生成装置202生成CML格式的n+1个时钟Clk [0026] 图4示出了根据本公开的一个实施例的同相和正交时钟的示例。在n＝7的示例中，将具有8个时钟，每个时钟与其它时钟相差45度或45度的多倍。图4中的数字表示时钟。例如，“0”表示具有0度相位的第一时钟，“1”表示具有45度相位的第二时钟......以及“7”表示具有315度相位的第八时钟。对于期望IQ时钟的系统而言，可以提供8种组合。例如，第一时钟“0”可以仅与第三时钟“2”或第7时钟“6”一同输出。虽然在图4中示出了具有不同相位的8个时钟，但是这仅是示例，而不对本公开的范围进行限制。在备选的实施例中，可以使用其它量的时钟，诸如16个时钟或4个时钟。 [0027] 图5示出了图3中的选择电路210的示例。选择电路210包括同相开关群组212和正交开关群组214。开关群组212和214可以由金属氧化物(MOS)晶体管形成。虽然图5中的开关被示出为MOS晶体管，但是这仅是示例，而不对本公开的范围进行限制。在备选的实施例中，可以使用双极晶体管或其它开关。 [0028] 开关群组212和214均包括8个MOS晶体管，每个晶体管接收来自时钟Clk<0>‑Clk<7>中的相应时钟。例如，在同相开关群组212中的MOS晶体管2121接收时钟2122 Clk<0>，并且正交开关群组214中的MOS 2141接收时钟2142 Clk<2>。MOS晶体管的栅极耦合为接收选择信号，诸如图3中的Sel [0029] 在图5的电路配置中，在每个输入处使用一个MOS晶体管以实现信号复用，这减小了ICO加载并且改进ICO速度和相位噪声。由于相邻的时钟在n>＝7时无法被选择为IQ时钟的事实，因此该方法是可行的。 [0030] 图6示出了图3中的选择电路210的另一示例。选择电路210包括开关网络群组216，其包括8个开关单元。开关网络群组216由MOS晶体管构成。虽然在图6中的开关被示出为MOS晶体管，但是这仅是示例，而不对本公开的范围进行限制。在备选的实施例中，可以使用双极晶体管或其它开关。MOS晶体管的栅极耦合为接收选择信号，诸如图3中的Sel [0031] 每个开关单元包括串联连接的MOS晶体管，其被耦合为接收相应的振荡时钟。例如，开关单元2181可操作为接收时钟2160 Clk<0>，并且开关单元2182可操作为接收时钟2162 Clk<2>。例如，开关单元2181包括串联连接的MOS晶体管2101和2102。串联连接的MOS晶体管可以显著缓解相邻信号解耦合。这是因为串联连接的n栅极具有较好的隔离，相比于图5中所示的单栅极涉及这可以极大地减小信号耦合。8个开关单元可操作为基于选择信号选择性地导通开关单元和关断其他开关单元，从而具有目标相位的振动时钟从导通的开关单元输出为中间时钟。 [0032] 例如，假设Clk<0>和Clk<2>是具有目标相位的中间IQ时钟，选择信号被配置成使得在开关单元2181、2182、2183和2184中MOS晶体管的栅极均被施加高电压，而其他开关群组中的MOS晶体管的栅极均被施加低电压。在此情形下，开关单元2181、2182、2183和2184中MOS晶体管被控制为导通，而其它MOS晶体管被控制为关断。因此，时钟2160 Clk<0>被输出为Clk_i，而时钟2162 Clk<2>被输出为Clk_q。相似的机制适用于其它情形，诸如图4中的“1”和“3”被输出为具有目标相位的中间时钟。 [0033] 通过使用图6的布置，相比于基于常规延迟链的架构，处理余地、电压和温度(PVT)变化已被显著改进。图6的配置仅示出为示意，而非旨在对本公开的范围进行限制。虽然8个振荡时钟和IQ中间信号在此示例中被示出，但这仅是示意而非旨在对本公开的范围进行限制。针对不同数量振荡时钟和不同中间时钟的其它配置也是可能的。在一个备选的实施例中，可以使用16个振荡信号，并且可以同时选择在360度范围内均匀分布的4个中间时钟信号。 [0034] 图7示出了根据本公开的一个实施例的PLL 300。PLL 300包括电压至电流转换器104、耦合至电压至电流转换器104的生成装置202以及其他部件。生成装置202可操作为基于从电压至电流转换器104接收的电流生成时钟。时钟的相位和幅度是基于电流可变的。 [0035] 图8示出了根据本公开的一个实施例的选择目标时钟的方法400。在401处，生成第一格式的多个振荡时钟。多个振荡时钟具有相同的频率和不同的相位。在404处，基于选择信号从多个振荡时钟选择具有目标相位的中间时钟。在406处，第一格式的中间时钟被转换第二格式的目标时钟。 [0036] 下面列举本公开的一些示例实现方式。 [0037] 在一些实施例中，装置包括：振荡器、选择电路和转换电路。振荡器可操作为生成第一格式的多个振荡时钟，所述多个振荡时钟具有相同的频率和不同的相位。选择电路可操作为基于选择信号从所述多个振荡时钟选择具有目标相位的中间时钟。转换电路可操作为将所选的中间时钟转换为第二格式的目标时钟，所述目标时钟具有所述目标相位。振荡器可以在包含选择电路和转换电路的集成电路外部形成，或与选择电路和转换电路集成。根据描述选择电路和转换电路的本公开内容，可以理解这并不暗示实现这些功能的逻辑元件之间分离，或这并不暗示选择电路和转换电路是不同电路。而是，集成电路可以被设计为实现两个功能的元件，并且在该实现方式中，这些元件的术语实施相应的功能。 [0038] 在一些实施例中，所述第一格式是电流模式逻辑(CML)，并且所述第二格式是互补型金属氧化物半导体(CMOS)格式。 [0039] 在一些实施例中，所述选择电路可操作为选择具有第一目标相位的中间同相时钟以及具有第二目标相位的中间正交时钟，所述第一目标相位和所述第二目标相位彼此相差90度。 [0040] 在一些实施例中，所述转换电路可操作为将所述中间同相时钟转换为目标同相时钟。所述转换电路还可操作为将所述中间正交时钟转换为目标正交时钟。 [0041] 在一些实施例中，所述多个振荡时钟包括8个时钟，所述8个时钟彼此相差45度或45度的多倍。 [0042] 在一些实施例中，所述选择电路包括多个开关单元，每个开关单元接收相应的振荡时钟。所述多个开关单元可操作为基于所述选择信号选择性地导通，从而从所导通的开关单元输出的所接收的振荡时钟是所述中间时钟。 [0043] 在一些实施例中，每个开关单元包括串联连接的MOS晶体管。 [0044] 在一些实施例中，所述选择电路包括可操作为选择所述中间同相时钟的同相开关群组和可操作为选择所述中间正交时钟的正交开关群组。所述同相开关群组包括第一多个MOS晶体管，每个MOS晶体管具有用于接收相应振荡时钟的端部和连接至所述第一多个MOS晶体管中的其他MOS晶体管的另一端部，从而基于递送至所述第一多个MOS晶体管的栅极的选择信号仅从所述同相开关群组选择性地输出具有所述目标相位的振荡时钟。所述正交开关群组包括第二多个MOS晶体管，每个MOS晶体管具有用于接收相应振荡时钟的端部和连接至所述第二多个MOS晶体管中的其他MOS晶体管的另一端部，从而基于递送至所述第二多个MOS晶体管的栅极的选择信号仅从所述正交开关群组选择性地输出具有所述目标相位的振荡时钟。 [0045] 一些实施例涉及一种锁相环(PLL)装置。PLL装置包括：电压至电流转换器以及耦合至所述电压至电流转换器的装置。耦合至所述电压至电流转换器的装置包括：振荡器、选择电路和转换电路。振荡器可操作为生成第一格式的多个振荡时钟，所述多个振荡时钟具有相同的频率和不同的相位。选择电路可操作为基于选择信号从所述多个振荡时钟选择具有目标相位的中间时钟。转换电路可操作为将所选的中间时钟转换为第二格式的目标时钟，所述目标时钟具有所述目标相位。 [0046] 一些实施例涉及一种方法。方法包括：生成第一格式的多个振荡时钟，所述多个振荡时钟具有相同的频率和不同的相位；基于选择信号从所述多个振荡时钟选择具有目标相位的中间时钟；以及将所选择的中间时钟转换为具有所述目标相位的第二格式的目标时钟。 [0047] 在一些实施例中，所述第一格式是电流模式逻辑(CML)，并且所述第二格式是互补型金属氧化物半导体(CMOS)格式。 [0048] 在一些实施例中，选择具有所述目标相位的所述中间时钟包括： [0049] 选择具有第一目标相位的中间同相时钟和具有第二目标相位的中间正交时钟，所述第一目标相位和所述第二目标相位彼此相差90度。 [0050] 在一些实施例中，转换所述中间时钟为所述第二格式的所述目标时钟包括：将所述第一格式的所述中间同相时钟转换为所述第二格式的目标同相时钟；以及将所述第一格式的所述中间正交时钟转换为所述第二格式的目标正交时钟。 [0051] 在一些实施例中，所述多个振荡时钟8个时钟，所述8个时钟彼此相差45度或45度的多倍。 [0052] 以上已经描述了本公开的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所公开的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术的改进，或者使本技术领域的其他普通技术人员能理解本文公开的各实施例。 |
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