带前馈结构的推挽型运算放大器电路 |
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申请号 | CN202410068595.8 | 申请日 | 2024-01-17 | 公开(公告)号 | CN117914275A | 公开(公告)日 | 2024-04-19 |
申请人 | 南方电网数字电网研究院股份有限公司; | 发明人 | 陈军健; 李鹏; 习伟; 张巧惠; 孙沁; 吴雨沼; 向柏澄; 关志华; | ||||
摘要 | 本 申请 涉及一种带前馈结构的推挽型 运算 放大器 电路 ,包括的第一级放大器分别电连接其中的第二级放大器、前馈级模 块 、 频率 补偿模块和共模反馈模块,第二级放大器电连接其中的输出级模块和频率补偿模块,输出级模块电连接频率补偿模块和前馈级模块,前馈级模块进一步电连接其中的电连接偏置模块;该电路结构的 运算放大器 电路能在较低功耗下实现优异的性能,适用于低电源 电压 、宽带低功耗场景。 | ||||||
权利要求 | 1.一种带前馈结构的推挽型运算放大器电路,其特征在于,包括第一级放大器、第二级放大器、输出级模块、前馈级模块、频率补偿模块、共模反馈模块和偏置模块; |
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说明书全文 | 带前馈结构的推挽型运算放大器电路技术领域[0001] 本申请涉及模拟集成电路技术领域,特别是涉及一种带前馈结构的推挽型运算放大器电路。 背景技术[0002] 近年来,随着物联网、5G通信、人工智能和便携式设备等信息产业的不断发展,集成电路的地位越来越重要,功能也越来越复杂。根据有关调查机构的报告,射频收发机芯片 使用CMOS工艺的比重逐年提高。随着无线通信产品越来越普及,对芯片的成本和性能提出 更高的要求。 [0003] 在无线通信芯片中,运算放大器主要应用在滤波器、跨阻放大器和ADC等模块中,根据应用场景的不同,其增益带宽积覆盖几十MHz到几个GHz。运算放大器的主要性能指标 包括增益带宽积、功耗、线性度、噪声和输出摆幅等,各个性能指标之间存在着相互影响、相互折中的关系,所以设计低功耗、低噪声、高增益带宽积和高线性度的运算放大器是非常具 有挑战性的。 发明内容 [0006] 所述第一级放大器分别电连接所述第二级放大器、所述输出级模块、所述前馈级模块、所述频率补偿模块、所述共模反馈模块和所述偏置模块; [0007] 所述第二级放大器分别电连接所述输出级模块、所述频率补偿模块和所述共模反馈模块; [0008] 所述输出级模块分别电连接所述前馈级模块、所述频率补偿模块和所述共模反馈模块; [0009] 所述前馈级模块电连接所述偏置模块。 [0011] 所述第一晶体管的第一极电连接第一电源,所述第一晶体管的第二极电连接所述第二晶体管的第一极和所述第三晶体管的第一极; [0012] 所述第二晶体管的控制极电连接第一电压端,所述第二晶体管的第二极电连接所述第一节点; [0013] 所述第一节点还电连接所述第一电阻的第一端和所述第四晶体管的第一极; [0014] 所述第三晶体管的控制极电连接第二电压端,所述第三晶体管的第二极电连接所述第二节点; [0015] 所述第二节点还电连接所述第二电阻的第一端和所述第五晶体管的第一极; [0016] 所述第四晶体管的控制极电连接所述第五晶体管的控制极,且电连接所述第一电阻的第二端和所述第二电阻的第二端; [0017] 所述第四晶体管的第二极和所述第五晶体管的第二极均接地; [0018] 其中,所述第一电压端的输入电压经所述第二晶体管、所述第四晶体管和所述第一电阻放大为所述第一节点处的第一电压; [0019] 所述第二电压端的输出电压经所述第三晶体管、所述第五晶体管和所述第二电阻放大为所述第二节点处的第二电压。 [0020] 在其中一个实施例中,所述第二级放大器包括第一子放大器和第二子放大器,所述第一子放大器包括第六晶体管、第七晶体管和第三节点,所述第二子放大器包括第八晶 体管、第九晶体管和第四节点;其中: [0021] 所述第六晶体管的第一极电连接所述第一电源,所述第六晶体管的第二极电连接所述第六晶体管的控制极和所述第三节点; [0022] 所述第七晶体管的第一极电连接所述第三节点,所述第七晶体管的第二极接地,所述第七晶体管的控制极电连接所述第一节点; [0023] 所述第八晶体管的第一极电连接所述第一电源,所述第八晶体管的第二极电连接所述第八晶体管的控制极和所述第四节点; [0024] 所述第九晶体管的第一极电连接所述第四节点,所述第九晶体管的第二极接地,所述第九晶体管的控制极电连接所述第二节点; [0025] 其中,所述第一电压经所述第六晶体管和所述第七晶体管放大为所述第三节点的第三电压; [0026] 所述第二电压经所述第八晶体管和所述第九晶体管放大为所述第四节点的第四电压。 [0027] 在其中一个实施例中,所述输出级模块包括第一输出级模块和第二输出级模块,所述第一输出级模块包括第十晶体管和第十一晶体管,所述第二输出级模块包括第十二晶 体管和第十三晶体管;其中: [0028] 所述第十晶体管的第一极电连接所述第一电源,所述第十晶体管的控制极电连接所述所述第六晶体管的控制极,所述第十晶体管的第二极电连接所述第十一晶体管的第一 极和第三电压端; [0029] 所述第十一晶体管的第二极接地,所述第十一晶体管的控制极电连接所述第二节点; [0030] 所述第十二晶体管的第一极电连接所述第一电源,所述第十二晶体管的控制极电连接所述第八晶体管的控制极,所述第十二晶体管的第二极电连接所述第十三晶体管的第 一极和第四电压端; [0031] 所述第十三晶体管的第二极接地,所述第十三晶体管的控制极电连接所述第二节点。 [0032] 在其中一个实施例中,所述频率补偿模块包括第一频率补偿模块和第二频率补偿模块,所述第一频率补偿模块包括第一RC电路、第二RC电路和第三RC电路,所述第二频率补 偿模块包括第四RC电路、第五RC电路和第六RC电路;其中, [0033] 所述第一RC电路的两端分别电连接于所述第十晶体管的控制极和所述第十晶体管的第二极; [0034] 所述第二RC电路的两端分别电连接所述第三电压端和所述第一节点; [0035] 所述第三RC电路的两端分别电连接所述第三电压端和所述第二节点; [0036] 所述第四RC电路的两端分别电连接所述第十二晶体管的控制极和所述第十二晶体管的第二极; [0037] 所述第五RC电路的两端分别电连接所述第二节点和所述第四电压端; [0038] 所述第六RC电路的两端分别电连接所述第四电压端和所述第一节点。 [0039] 在其中一个实施例中,所述前馈级模块包括第十四晶体管、第十五晶体管和第十六晶体管;其中: [0040] 所述第十四晶体管的第一极电连接所述第一电源,所述第十四晶体管的控制极电连接所述第一晶体管的控制极,所述第十四晶体管的第二极电连接所述第十五晶体管的第 一极和所述第十六晶体管的第一极; [0041] 所述第十五晶体管的第二极电连接所述第三电压端,所述第十五晶体管的控制极电连接所述第一电压端;其中,所述第一电压端输入的电压经所述第十五晶体管前馈到所 述第三电压端; [0042] 所述第十六晶体管的第二极电连接所述第四电压端,所述第十六晶体管的控制极电连接所述第二电压端;其中,所述第二电压端输入的电压经所述第十六晶体管前馈到所 述第四电压端。 [0043] 在其中一个实施例中,所述共模反馈模块包括: [0044] 第一子晶体管,所述第一子晶体管的第一极电连接所述第一电源,所述第一子晶体管的控制极电连接所述第一晶体管的控制极,所述第一子晶体管的第二极分别电连接所 述第二子晶体管的第一极、所述第一子电阻的第一端和所述第一子电容的第一极板; [0045] 所述第二子晶体管的控制极电连接基准电压端,所述第二子晶体管的第二极分别电连接第三子晶体管的第一极、所述第二子电容的第一极板和所述第二子电阻的第一端; [0046] 所述第三子晶体管的第二极接地,所述第三子晶体管的控制极分别电连接所述第二子电阻的第二端、第四子晶体管的控制极和所述第三子电阻的第一端; [0047] 所述第四子晶体管的第一极分别电连接所述第三子电阻的第二端、第四子电阻的第一端和第五子晶体管的第一极,所述第四子晶体管的第二极接地; [0049] 所述第六子晶体管的控制极电连接所述第一子晶体管的控制极,所述第六子晶体管的第二极电连接所述第一电源; [0050] 所述第四子电阻的第二端电连接所述第二子电容的第二极板; [0051] 第七子晶体管的第一极电连接所述第一电源,所述第七子晶体管的第二极电连接第八子晶体管的第一极,所述第七子晶体管的控制极电连接所述第七子晶体管的第二极和 第九子晶体管的控制极; [0052] 所述第八子晶体管的控制极电连接所述第三子晶体管的第一极,所述第八子晶体管的第二极接地; [0053] 所述第九子晶体管的第一极电连接所述第一电源,所述第九子晶体管的第二极电连接所述第三节点,所述第九子晶体管的控制极电连接第十一子晶体管的控制极; [0054] 第十子晶体管的第一极电连接所述第三节点,所述第十子晶体管的控制极电连接所述第四子晶体管的第二极和第十二子晶体管的控制极,所述第十子晶体管的第二极接 地; [0055] 所述第十一子晶体管的第一极电连接所述第一电源,所述第十一子晶体管的第二极电连接所述第四节点; [0056] 所述第十二子晶体管的第一极电连接所述第四节点,所述第十二子晶体管的第二极接地。 [0057] 在其中一个实施例中,所述共模信号采集单元包括第三子电容、第四子电容、第五子电阻和第六子电阻; [0058] 所述第五子晶体管的控制极分别电连接所述第三子电容的第一极板和所述第四子电容的第一极板; [0059] 所述第三子电容的第二极板电连接所述第五子电阻的第一端,所述第五子电容的第二端电连接所述第三子电容的第一极板; [0060] 所述第四子电容的第二极板电连接所述第六子电阻的第一端,所述第六子电阻的第二端电连接所述第四子电容的第一极板; [0061] 所述第五子电阻的第一端还电连接所述第四电压端,所述第六子电阻的第一端还电连接所述第三电压端。 [0062] 在其中一个实施例中,所述偏置模块包括第十七晶体管,所述第十七晶体管的第一极电连接所述第一电源,所述第十七晶体管的控制极电连接所述第十四晶体管的控制极 和所述第十七晶体管的第二极,所述第十七晶体管的第二极电连接偏置信号端。 [0063] 在其中一个实施例中,每一RC电路中均包括串联连接的电阻元件和电容元件,其中,所述电容元件均与所述输出级模块电连接。 [0064] 上述本申请提供的带前馈结构的推挽型运算放大器电路,包括的第一级放大器分别电连接其中的第二级放大器、前馈级模块、频率补偿模块和共模反馈模块,第二级放大器 电连接其中的输出级模块和频率补偿模块,输出级模块电连接频率补偿模块和前馈级模 块,前馈级模块进一步电连接其中的电连接偏置模块;该电路结构的运算放大器电路能在 较低功耗下实现优异的性能,适用于低电源电压、宽带低功耗场景。 附图说明 [0065] 为了更清楚地说明本申请实施例或传统技术中的技术方案,下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本 申请的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以 根据这些附图获得其他的附图。 [0066] 图1为本申请一实施例的运算放大器电路的结构示意图; [0067] 图2为本申请另一实施例的运算放大器电路的结构示意图; [0069] 图4为本申请一实施例的运算放大器电路的共模反馈模块的增益和相位仿真结果图; [0071] 图6为本申请一实施例的运算放大器电路应用的三阶切比雪夫低通滤波器仿真结果图。 具体实施方式[0072] 为了便于理解本申请,下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是,本申请可以以许多不同的形式来实现,并不限于本文所描述 的实施例。相反地,提供这些实施例的目的是使本申请的公开内容更加透彻全面。 [0073] 除非另有定义,本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具 体的实施例的目的,不是旨在于限制本申请。 [0074] 可以理解,本申请所使用的术语“第一”、“第二”等可在本文中用于描述各种元件,但这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。举例来说,在不脱离本申请的范围的情况下,可以将第一电阻称为第二电阻,且类似地,可将第二 电阻称为第一电阻。第一电阻和第二电阻两者都是电阻,但其不是同一电阻。 [0075] 可以理解,以下实施例中的“连接”,如果被连接的电路、模块、单元等相互之间具有电信号或数据的传递,则应理解为“电连接”、“通信连接”等。 [0076] 可以理解,“至少一个”是指一个或多个,“多个”是指两个或两个以上。“元件的至少部分”是指元件的部分或全部。 [0077] 在此使用时,单数形式的“一”、“一个”和“所述/该”也可以包括复数形式,除非上下文清楚指出另外的方式。还应当理解的是,术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在,但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时,在本说明书中使用的术语“和/或”包括相关所列项目的任何及所有组合。 [0078] 图1为本申请一实施例的运算放大器电路的结构示意图,请参照图1,本申请提供一种带前馈结构的推挽型运算放大器电路,包括第一级放大器10、第二级放大器20、输出级 模块30、前馈级模块40、频率补偿模块50、共模反馈模块60和偏置模块70; [0079] 第一级放大器10分别电连接第二级放大器20、输出级模块30、前馈级模块40、频率补偿模块50、共模反馈模块60和偏置模块70; [0080] 第二级放大器20分别电连接输出级模块30、频率补偿模块50和共模反馈模块60; [0081] 输出级模块30分别电连接前馈级模块40、频率补偿模块50和共模反馈模块60; [0082] 前馈级模块40电连接偏置模块70。 [0083] 具体地,本申请提供一种带前馈结构的推挽型运算放大器电路,该运算放大器电路中的第一级放大器10可选择设置为自偏置式五管差分放大器,前馈级模块40可选择设置 为在输入和输出间引入前馈跨导和零点,第二级放大器20可选择设置为二极管负载型放大 器,且可选择进一步设置第二级放大器20与输出级模块30组成Class AB结构,频率补偿模 块50可选择设置其包括米勒补偿和前馈补偿,共模反馈模块60可用于稳定输出直流电平, 偏置模块70用于提供偏置电流;本发明中基于此结构设置的运算放大器电路,能在较低功 耗下实现优异的性能,适用于低电源电压、宽带低功耗场景。 [0084] 请继续参照图1,在一个示例性的实施例中,本申请提供了一种第一级放大器10可选择的具体的电路结构,也即其中所包括的元器件以及元器件之间的电连接关系;具体地, 第一级放大器10包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶 体管M5、第一电阻R1、第二电阻R2、第一节点N1和第二节点N2;其中: [0085] 第一晶体管M1的第一极电连接第一电源VDD,第一晶体管M1的第二极电连接第二晶体管M2的第一极和第三晶体管M3的第一极; [0086] 第二晶体管M2的控制极电连接第一电压端VIP,第二晶体管M2的第二极电连接第一节点N1; [0087] 第一节点N1还电连第一电阻R1的第一端和第四晶体管M4的第一极; [0088] 第三晶体管M3的控制极电连接第二电压端VIN,第三晶体管M3的第二极电连接第二节点N2; [0089] 第二节点N2还电连接第二电阻R2的第一端和第五晶体管M5的第一极; [0090] 第四晶体管M4的控制极电连接第五晶体管M5的控制极,且电连接第一电阻R1的第二端和第二电阻R2的第二端; [0091] 第四晶体管M4的第二极和第五晶体管M5的第二极均接地GND; [0092] 其中,第一电压端VIP的输入电压经第二晶体管M2、第四晶体管M4和第一电阻R1放大为第一节点N1处的第一电压VON1; [0093] 第二电压端VIN的输出电压经第三晶体管M3、第五晶体管M5和第二电阻R2放大为第二节点N2处的第二电压VOP1。 [0094] 其中,第一电压端VIP输入的电压可为正输入电压,第二电压端VIN输入的电压可为负输入电压。 [0095] 其中,第一电阻R1的第二端和第二电阻R2的第二端电连接的节点处,为VB1;第一晶体管M1和第二晶体管M2以及第三晶体管M3电连接的节点处,为V0。 [0096] 请继续参照图1,在一个示例性的实施例中,本申请提供了一种第二级放大器20可选择的具体的电路结构,也即其中所包括的元器件以及元器件之间的电连接关系;具体地, 第二级放大器20包括第一子放大器21和第二子放大器22,第一子放大器21包括第六晶体管 M6、第七晶体管M7和第三节点N3,第二子放大器22包括第八晶体管M8、第九晶体管M9和第四 节点N4;其中: [0097] 第六晶体管M6的第一极电连接第一电源VDD,第六晶体管M6的第二极电连接第六晶体管M6的控制极和第三节点N3; [0098] 第七晶体管M7的第一极电连接第三节点N3,第七晶体管M7的第二极接地GND,第七晶体管M7的控制极电连接第一节点N1; [0099] 第八晶体管M8的第一极电连接第一电源VDD,第八晶体管M8的第二极电连接第八晶体管M8的控制极和第四节点N4; [0100] 第九晶体管M9的第一极电连接第四节点N4,第九晶体管M9的第二极接地GND,第九晶体管M9的控制极电连接第二节点N2; [0101] 其中,所述第一电压VON1经所述第六晶体管M6和所述第七晶体管M7放大为第三节点N3的第三电压VOP2; [0102] 所述第二电压VOP1经所述第八晶体管M8和所述第九晶体管M9放大为第四节点N4的第四电压VON2。 [0103] 请继续参照图1,在一个示例性的实施例中,本申请提供了一种输出级模块30可选择的具体的电路结构,也即其中所包括的元器件以及元器件之间的电连接关系;输出级模 块30包括第一输出级模块31和第二输出级模块32,第一输出级模块31包括第十晶体管M10 和第十一晶体管M11,第二输出级模块32包括第十二晶体管M12和第十三晶体管M13;其中: [0104] 第十晶体管M10的第一极电连接第一电源VDD,第十晶体管M10的控制极电连接第六晶体管M6的控制极,第十晶体管M10的第二极电连接第十一晶体管M11的第一极和第三电 压端VON; [0105] 第十一晶体管M11的第二极接地GND,第十一晶体管M11的控制极电连接第二节点N2; [0106] 第十二晶体管M12的第一极电连接第一电源VDD,第十二晶体管M12的控制极电连接第八晶体管M8的控制极,第十二晶体管M12的第二极电连接第十三晶体管M13的第一极和 第四电压端VOP; [0107] 第十三晶体管M13的第二极接地GND,第十三晶体管M13的控制极电连接第一节点N1。 [0108] 其中,第二电压VOP1和第三电压VOP2分别经第十一晶体管M11和第十晶体管M10放大为第三电压端VON对应的电压,其中,第三电压端VON用于与其它电路电连接;第一电压VON1和第四电压VON2分别经第十三晶体管M13和第十二晶体管M12放大为第四电压端VOP对应的电 压,其中,第四电压端VOP用于与其它电路电连接。输出级模块30的电路为推挽结构,用于提高输出级跨导。 [0109] 请继续参照图1,在一个示例性的实施例中,本申请提供了一种频率补偿模块50可选择的具体的电路结构,也即其中所包括的元器件以及元器件之间的电连接关系;具体地, 频率补偿模块50包括第一频率补偿模块51和第二频率补偿模块52,第一频率补偿模块51包 括第一RC电路(C4a和R4a)、第二RC电路(C3a和R3a)和第三RC电路(C2a和R2a),第二频率补偿模块52包括第四RC电路(C4b和R4b)、第五RC电路(C3b和R3b)和第六RC电路(C2b和R2b);其中, [0110] 第一RC电路的两端分别电连接于第十晶体管M10的控制极和第十晶体管M10的第二极; [0111] 第二RC电路的两端分别电连接第三电压端VON和第一节点N1; [0112] 第三RC电路的两端分别电连接第三电压端VON和第二节点N2; [0113] 第四RC电路的两端分别电连接第十二晶体管M12的控制极和第十二晶体管M12的第二极; [0114] 第五RC电路的两端分别电连接第二节点N2和第四电压端VOP; [0115] 第六RC电路的两端分别电连接第四电压端VOP和第一节点N1。 [0116] 进一步地,可选择设置每一RC电路中均包括串联连接的电阻元件和电容元件,其中,电容元件均与输出级模块30电连接。 [0117] 具体地,可选择设置第一RC电路包括串联连接的电容元件C4a和电阻元件R4a,其中,电容元件C4a远离电阻元件R4a的一端与第三电压端VON电连接,电阻元件R4a远离电容元件C4a的一端与第十晶体管M10的控制极电连接。 [0118] 可选择设置第二RC电路包括串联连接的电容元件C3a和电阻元件R3a,其中,电容元件C3a远离电阻元件R3a的一端与第三电压端VON电连接,电阻元件R3a远离电容元件C3a的一端与第一节点N1电连接。 [0119] 可选择设置第三RC电路包括串联连接的电容元件C2a和电阻元件R2a,其中,电容元件C2a远离电阻元件R2a的一端与第三电压端VON电连接,电阻元件R2a远离电容元件C2a的一端电连接第二节点N2。 [0120] 可选择设置第四RC电路包括串联连接的电容元件C4b和电阻元件R4b,其中,电容元件C4b远离电阻元件R4b的一端电连接第四电压端VOP,电阻元件R4b远离电容元件C4b的一端电连接第十二晶体管M12的控制极。 [0121] 可选择设置第五RC电路包括串联连接的电容元件C3b和电阻元件R3b,其中,电容元件C3b远离电阻元件R3b的一端电连接第四电压端VOP,电阻元件R3b远离电容元件C3b的一端电连接第二节点N2。 [0122] 可选择设置第六RC电路包括串联连接的电容元件C2b和电阻元件R2b,其中,电容元件C2b远离电阻元件R2b的一端电连接第四电压端VOP,电阻元件R2b远离电容元件C2b的一端电连接第一节点N1。 [0123] 也即,频率补偿模块50的电路结构中,R2a、R2b、C2a和C2b在第一级放大器10输出端和输出级模块30输出端形成弥勒补偿,R4a、R4b、C4a和C4b在第二级放大器20输出端和输出级模块30输出端形成弥勒补偿,R3a、R3b、C3a和C3b在第一级放大器10输出端和输出级模块30输出端形成反极点分裂补偿。 [0124] 请继续参照图1,在一个示例性的实施例中,本申请提供了一种前馈级模块40可选择的具体的电路结构,也即其中所包括的元器件以及元器件之间的电连接关系;具体地,前 馈级模块40包括第十四晶体管M14、第十五晶体管M15和第十六晶体管M16;其中: [0125] 第十四晶体管M14的第一极电连接第一电源VDD,第十四晶体管M14的控制极电连接第一晶体管M1的控制极,第十四晶体管M14的第二极电连接第十五晶体管M15的第一极和 第十六晶体管M16的第一极; [0126] 第十五晶体管M15的第二极电连接第三电压端VON,第十五晶体管M15的控制极电连接第一电压端VIP;其中,所述第一电压端VIP输入的电压经所述第十五晶体管M15前馈到所 述第三电压端VON; [0127] 第十六晶体管M16的第二极电连接第四电压端VOP,第十六晶体管M16的控制极电连接第二电压端VIN;其中,所述第二电压端VIN输入的电压经所述第十六晶体管M16前馈到所 述第四电压端VOP。 [0128] 其中,前馈电路在电路中引入前馈零点。 [0129] 其中,第十五晶体管M15的第二极电连接的第三电压端VON,具体可为第十一晶体管M11的第一极一侧;第十六晶体管M16的第二极电连接第四电压端VOP,具体可为第十三晶体 管M13的第一极一侧。 [0130] 请继续参照图1,在一个示例性的实施例中,本申请提供了一种共模反馈模块60可选择的具体的电路结构,也即其中所包括的元器件以及元器件之间的电连接关系;具体地, 共模反馈模块60包括: [0131] 第一子晶体管T1,第一子晶体管T1的第一极电连接第一电源VDD,第一子晶体管T1的控制极电连接第一晶体管M1的控制极,第一子晶体管T1的第二极分别电连接第二子晶体 管T2的第一极、第一子电阻R11的第一端和第一子电容C11的第一极板; [0132] 第二子晶体管T2的控制极电连接基准电压端VREF,第二子晶体管T2的第二极分别电连接第三子晶体管T3的第一极、第二子电容C12的第一极板和第二子电阻R12的第一端; [0133] 第三子晶体管T3的第二极接地GND,第三子晶体管T3的控制极分别电连接第二子电阻R12的第二端、第四子晶体管T4的控制极和第三子电阻R13的第一端; [0134] 第四子晶体管T4的第一极分别电连接第三子电阻R13的第二端、第四子电阻R14的第一端和第五子晶体管T5的第一极,第四子晶体管T4的第二极接地GND; [0135] 第五子晶体管T5的第二极分别电连接第一子电容C11的第二极板、第一子电阻R11的第二端和第六子晶体管T6的第一极,第五子晶体管T5的控制极电连接共模信号采集单元 61; [0136] 第六子晶体管T6的控制极电连接第一子晶体管T1的控制极,第六子晶体管T6的第二极电连接第一电源VDD; [0137] 第四子电阻R14的第二端电连接第二子电容C12的第二极板; [0138] 第七子晶体管T7的第一极电连接第一电源VDD,第七子晶体管T7的第二极电连接第八子晶体管T8的第一极,第七子晶体管T7的控制极电连接第七子晶体管T7的第二极和第 九子晶体管T9的控制极; [0139] 第八子晶体管T8的控制极电连接第三子晶体管T3的第一极,第八子晶体管T8的第二极接地GND; [0140] 第九子晶体管T9的第一极电连接第一电源VDD,第九子晶体管T9的第二极电连接第三节点N3,第九子晶体管T9的控制极电连接第十一子晶体管T11的控制极; [0141] 第十子晶体管T10的第一极电连接第三节点N3,第十子晶体管T10的控制极电连接第四子晶体管T4的第二极和第十二子晶体管T12的控制极,第十子晶体管T10的第二极接地 GND; [0142] 第十一子晶体管T11的第一极电连接第一电源VDD,第十一子晶体管T11的第二极电连接第四节点N4; [0143] 第十二子晶体管T12的第一极电连接第四节点N4,第十二子晶体管T12的第二极接地GND。 [0144] 其中,第七子晶体管T7和第八子晶体管T8电连接的节点处,为V3;第一子晶体管T1和第一子电阻R11电连接的节点处,为V1p;第一子电阻R11和第六子晶体管T6电连接的节点 处,为V1N;第二子电容C12与第二子晶体管T2电连接的节点处,为V2P;第四子电阻R14与第五子晶体管T5电连接的节点处,为V2N;第二子电阻R12的第三子电阻R13电连接的节点处,为 VB2。 [0145] 图2为本申请另一实施例的运算放大器电路的结构示意图,图2和图1主要是元器件标识和附图标记的不同,但是图2示出了共模信号采集单元61的具体结构,即图2中示出 的共模信号采集单元61的具体结构可以应用至图1中。请继续参照图1和图2,在一个示例性 的实施例中,本申请提供了一种共模信号采集可选择的具体的电路结构,也即其中所包括 的元器件以及元器件之间的电连接关系;具体地,共模信号采集单元61包括第三子电容 CFB1、第四子电容CFB2、第五子电阻RFB1和第六子电阻RFB2; [0146] 第五子晶体管T5的控制极分别电连接第三子电容CFB1的第一极板和第四子电容CFB2的第一极板; [0147] 第三子电容CFB1的第二极板电连接第五子电阻RFB1的第一端,第五子电容的第二端电连接第三子电容CFB1的第一极板; [0148] 第四子电容CFB2的第二极板电连接第六子电阻RFB2的第一端,第六子电阻RFB2的第二端电连接第四子电容CFB2的第一极板; [0149] 第五子电阻RFB1的第一端还电连接第四电压端VOP,第六子电阻RFB2的第一端还电连接第三电压端VON。 [0150] 其中,第三子电容CFB1和第四子电容CFB2电连接的节点处,为VM。 [0151] 其中,当输出电压VOP和VON升高时,电压VM随之升高,在第五子晶体管T5的反向放大下,电压V2N下降,同时在第十二子晶体管T12和第十子晶体管T10的反向放大下,电压VOP2和VON2上升,最后在第十晶体管M10和第十二晶体管M12的反向放大下,输出电压VOP和VON下降,直至稳定在VREF附近。 [0152] 请继续参照图1,在一个示例性的实施例中,本申请提供了一种偏置模块70可选择的具体的电路结构,也即其中所包括的元器件以及元器件之间的电连接关系;具体地,偏置 模块70包括第十七晶体管M17,第十七晶体管M17的第一极电连接第一电源VDD,第十七晶体 管M17的控制极电连接第十四晶体管M14的控制极和第十七晶体管M17的第二极,第十七晶 体管M17的第二极电连接偏置信号端IB。 [0153] 其中,第十七晶体管M17为第十四晶体管M14、第一晶体管M1、第一子晶体管T1和第六子晶体管T6提供偏置。 [0154] 需要补充的是,本申请附图1中示出的所有晶体管都可以是MOS管。 [0155] 请参照图2,本申请还提供一种可选择的实施例,带前馈结构的推挽型运算放大器电路,包括:S1:第一级First stage;S2:前馈级Feedforward;S3:中间级Middle stage;S4: 输出级Output stage;S5:频率补偿模块Compensation; [0156] S6:共模反馈电路CMFB;S7:偏置电路Bias。 [0157] 如图2所示,S1包括:M0、M1a、M1b、M2a、M2b、R1a、R1b;其中: [0158] 所述M0,其栅极接IB,其源极接VDD、其漏极接V0; [0159] 所述M1a,其栅极接VIP,其源极接V0、其漏极接VON1; [0160] 所述M1b,其栅极接VIN,其源极接V0、其漏极接VOP1; [0161] 所述M2a,其栅极接VB1,其源极接GND、其漏极接VON1; [0162] 所述M2b,其栅极接VB1,其源极接GND、其漏极接VOP1; [0163] 所述R1a,其左端接VON1,其右端接VB1; [0164] 所述R1b,其右端接VOP1,其左端接VB1。 [0165] 如图2所示,S2包括:M7、M8a、M8b;其中: [0166] 所述M7,其栅极接IB,其源极接VDD、其漏极接V1; [0167] 所述M8a,其栅极接VIP,其源极接V1、其漏极接VON; [0168] 所述M8b,其栅极接VIN,其源极接V1、其漏极接VOP。 [0169] 如图2所示,S3包括:M3a、M3b、M4a、M4b;其中: [0170] 所述M3a,其栅极接VON1,其源极接GND、其漏极接VOP2; [0171] 所述M3b,其栅极接VOP1,其源极接GND、其漏极接VON2; [0172] 所述M4a,其栅极接VOP2,其源极接VDD、其漏极接VOP2; [0173] 所述M4b,其栅极接VON2,其源极接VDD、其漏极接VON2。 [0174] 如图2所示,S4包括:M5a、M5b、M6a、M6b;其中: [0175] 所述M5a,其栅极接VOP2,其源极接VDD、其漏极接VON; [0176] 所述M5b,其栅极接VON2,其源极接VDD、其漏极接VOP; [0177] 所述M6a,其栅极接VOP1,其源极接GND、其漏极接VON; [0178] 所述M6b,其栅极接VON1,其源极接GND、其漏极接VOP。 [0179] 如图2所示,S5包括:R2a、R2b、R3a、R3b、R4a、R4b、C2a、C2b、C3a、C3b、C4a、C4b;其中: [0180] 所述R2a,其左端接C2a右端,其右端接VOP1; [0181] 所述R2b,其右端接C2b左端,其左端接VON1; [0182] 所述R3a,其左端接C3a右端,其右端接VON1; [0183] 所述R3b,其右端接C3b左端,其左端接VOP1; [0184] 所述R4a,其左端接C4a右端,其右端接VOP2; [0185] 所述R4b,其右端接C4b左端,其左端接VON2; [0186] 所述C2a,其左端接VON,其右端接R2a左端; [0187] 所述C2b,其右端接VOP,其左端接R2b右端; [0188] 所述C3a,其左端接VON,其右端接R3a左端; [0189] 所述C3b,其右端接VOP,其左端接R3b右端; [0190] 所述C4a,其左端接VON,其右端接R4a左端; [0191] 所述C4b,其右端接VOP,其左端接R4b右端。 [0192] 如图2所示,S6包括:M9a、M9b、M10a、M10b、M11a、M11b、M12、M13、M14、M15、M16、M17、R5、R6、R7a、R7b、RFB1、RFB2、C5、C6、CFB1、CFB2;其中: [0193] 所述M9a,其栅极接IB,其源极接VDD、其漏极接V1P; [0194] 所述M9b,其栅极接IB,其源极接VDD、其漏极接V1N; [0195] 所述M10a,其栅极接VREF,其源极接V1P、其漏极接V2P; [0196] 所述M10b,其栅极接VM,其源极接V1N、其漏极接V2P; [0197] 所述M11a,其栅极接VB2,其源极接GND、其漏极接V2P; [0198] 所述M11b,其栅极接VB2,其源极接GND、其漏极接V2N; [0199] 所述M12,其栅极接V2P,其源极接GND、其漏极接V3; [0200] 所述M13,其栅极接V2N,其源极接GND、其漏极接VOP2; [0201] 所述M14,其栅极接V2N,其源极接GND、其漏极接VON2; [0202] 所述M15,其栅极接V3,其源极接VDD、其漏极接V3; [0203] 所述M16,其栅极接V3,其源极接VDD、其漏极接VOP2; [0204] 所述M17,其栅极接V3,其源极接VDD、其漏极接VON2; [0205] 所述R5,其左端接V1P,其右端接V1N; [0206] 所述R6,其右端接V2N,其左端接C6右端; [0207] 所述R7a,其左端接V2P,其右端接VB2; [0208] 所述R7b,其右端接V2N,其左端接VB2; [0209] 所述RFB1,其上端接VOP,其下端接VM; [0210] 所述RFB2,其下端接VON,其上端接VM; [0211] 所述C5,其左端接V1P,其右端接V1N; [0212] 所述C6,其左端接V2P,其右端接R6左端; [0213] 所述CFB1,其上端接VOP,其下端接VM; [0214] 所述CFB2,其下端接VON,其上端接VM。 [0215] 如图2所示,S7包括:M18;其中: [0216] 所述M18,其栅极接IB,其源极接VDD、其漏极接IB。 [0217] 请参照图2,本申请提供的一种可选择的实施例,其工作原理如下: [0218] 在第一级放大器中,正输入电压VIP经M1a、M2a和R1a放大为电压VON1,负输入电压VIN经M1b、M2b和R1b放大为电压VOP1; [0219] 在第二级放大器中,电压VON1经M3a和M4a放大为电压VOP2,电压VOP1经M3b和M4b放大为电压VON2; [0220] 在输出级模块中,电压VOP1和VOP2分别经M6a和M5a放大为电压VON,电压VON1和VON2分别经M6b和M5b放大为电压VOP,输出级电路为推挽结构,提高了输出级跨导; [0221] 在前馈级模块中,正输入电压VIP经M8a前馈到电压VON,负输入电压VIN经M8b前馈到电压VOP,前馈电路在电路中引入前馈零点; [0222] 在频率补偿模块中,R2a、R2b、C2a和C2b在第一级输出端和输出级输出端形成弥勒补偿,R4a、R4b、C4a和C4b在第二级输出端和输出级输出端形成弥勒补偿,R3a、R3b、C3a和C3b在第一级输出端和输出级输出端形成反极点分裂补偿; [0223] 在共模反馈模块中,当输出电压VOP和VON升高时,电压VM随之升高,在M10b的反向放大下,电压V2N下降,同时在M13和M14的反向放大下,电压VOP2和VON2上升,最后在M5a和M5b的反向放大下,输出电压VOP和VON下降,直至稳定在VREF附近; [0224] 在偏置模块中,M18为M7、M0、M9a和M9b提供偏置。 [0225] 图3为本申请一实施例的运算放大器电路的核心放大模块的增益和相位仿真结果图,图4为本申请一实施例的运算放大器电路的共模反馈模块的增益和相位仿真结果图,该 电路在SMIC 55nm工艺下,采用1.3V供电,在仅消耗550uA电流的情况下,核心放大模块的 GBW=480MHz,PM=66°,共模反馈模块GBW=53MHz,PM=64°,其中GBW代表增益带宽积,PM代表相位裕度。 [0226] 图5为本申请一实施例的运算放大器电路应用的三阶切比雪夫低通滤波器架构图;将本运算放大器应用于滤波器中,可以更全面地评估其性能;该滤波器中Biquad级传输 函数为: [0227] Biquad级的增益、带宽和Q值为: [0228] 该滤波器中Pole级传输函数为: [0229] Pole级的增益和带宽为: [0230] 图6为本申请一实施例的运算放大器电路应用的三阶切比雪夫低通滤波器仿真结果图;该滤波器在SMIC 55nm工艺下,采用1.3V供电,仅消耗1.65mA电流。设置滤波器的带宽为20MHz,增益为12dB,在输入信号频率分别为8MHz和9MHz、输入信号幅度为‑10dBm时,IMD3=‑81dBc,FFT分析有ENOB=11.65dB,SFDR=71.94dBc,其中IMD3代表三阶交调失真,ENOB代表有效位数,SFDR代表无杂散动态范围,该运算放大器表现出非常优异的性能。 [0231] 本申请提供的带前馈结构的推挽型运算放大器电路能够适用于低电源电压、高增益带宽积、高线性度和低功耗的应用场景;也即能在较低功耗情况下实现高的增益带宽积, 适用于宽带低功耗场景。 [0232] 在本说明书的描述中,参考术语“有些实施例”、“其他实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本申请的至少一个实施例或示例中。在本说明书中,对上述术语的示意性描述不一定指的是相同的实施例或示例。 [0233] 以上所述实施例的各技术特征可以进行任意的组合,为使描述简洁,未对上述实施例中的各个技术特征所有可能的组合都进行描述,然而,只要这些技术特征的组合不存 在矛盾,都应当认为是本说明书记载的范围。 |