1.一种触发器，所述触发器包括：
主控部分，所述主控部分包括多路选择器和第一AOI门电路、第二AOI门电路和第一反相器电路，所述AOI门电路即与或反相器门电路，并且所述主控部分被配置为：
接收数据输入信号、扫描输入信号、扫描使能信号和反相扫描使能信号，基于第一内部信号和第三内部信号输出第二内部信号，并且
基于所述第二内部信号输出所述第三内部信号；
从控部分，所述从控部分包括第三AOI门电路、第四AOI门电路和第二反相器电路，并且所述从控部分被配置为：
接收所述第二内部信号和所述第三内部信号，并且
基于所述第二内部信号和所述第三内部信号生成输出信号；以及第三反相器电路，所述第三反相器电路被配置为通过使所述扫描使能信号反相生成所述反相扫描使能信号，其中，包括在所述主控部分和所述从控部分中的所述第一AOI门电路、所述第二AOI门电路、所述第三AOI门电路以及所述第四AOI门电路接收时钟信号。
2.根据权利要求1所述的触发器，其中：
所述多路选择器和第一AOI门电路包括第一P型晶体管至第六P型晶体管和第一N型晶体管至第六N型晶体管，
所述第一P型晶体管的源极连接到所述第五P型晶体管的漏极和所述第六P型晶体管的漏极，并且所述第一P型晶体管的漏极连接到所述第三P型晶体管的源极，所述第二P型晶体管的源极连接到所述第五P型晶体管的漏极和所述第六P型晶体管的漏极，并且所述第二P型晶体管的漏极连接到所述第四P型晶体管的源极，所述第三P型晶体管的漏极和所述第四P型晶体管的漏极连接到所述多路选择器和第一AOI门电路的输出节点，
所述第五P型晶体管的源极和所述第六P型晶体管的源极被施加电源电压，所述第一N型晶体管的源极被施加接地电压，并且所述第一N型晶体管的漏极连接到所述第四N型晶体管的源极，
所述第二N型晶体管的源极被施加所述接地电压，并且所述第二N型晶体管的漏极连接到所述第三N型晶体管的源极，
所述第五N型晶体管的漏极连接到所述第六N型晶体管的源极，并且
所述第三N型晶体管的漏极、所述第四N型晶体管的漏极和所述第六N型晶体管的漏极连接到所述多路选择器和第一AOI门电路的输出节点。
3.根据权利要求2所述的触发器，其中：
所述第一P型晶体管的栅极和所述第一N型晶体管的栅极被配置为接收所述数据输入信号，
所述第二P型晶体管的栅极和所述第二N型晶体管的栅极被配置为接收所述扫描输入信号，
所述第三P型晶体管的栅极和所述第三N型晶体管的栅极被配置为接收所述扫描使能信号，
所述第四P型晶体管的栅极和所述第四N型晶体管的栅极被配置为接收所述反相扫描使能信号，
所述第五P型晶体管的栅极和所述第五N型晶体管的栅极被配置为接收所述时钟信号，并且
所述第六P型晶体管的栅极和所述第六N型晶体管的栅极被配置为接收所述第二内部信号。
4.根据权利要求2所述的触发器，其中：
所述第三AOI门电路包括第七P型晶体管和第七N型晶体管至第九N型晶体管，所述第七P型晶体管的源极连接到所述第五P型晶体管的漏极，
所述第七P型晶体管的漏极连接到所述第三AOI门电路的输出节点，
所述第七N型晶体管的源极被施加所述接地电压，并且所述第七N型晶体管的漏极连接到所述第三AOI门电路的输出节点，
所述第八N型晶体管的源极被施加所述接地电压，并且所述第八N型晶体管的漏极连接到所述第九N型晶体管的源极，并且
所述第九N型晶体管的漏极连接到所述第三AOI门电路的输出节点。
5.根据权利要求4所述的触发器，其中：
所述第七P型晶体管的栅极和所述第七N型晶体管的栅极连接到所述第四AOI门电路的输出节点，
所述第八N型晶体管的栅极被配置为接收所述时钟信号，并且
所述第九N型晶体管的栅极被配置为接收所述第二内部信号。
6.根据权利要求2所述的触发器，其中：
所述第三AOI门电路包括第七P型晶体管和第七N型晶体管，
所述第七P型晶体管的源极连接到所述第五P型晶体管的漏极，
所述第七P型晶体管的漏极连接到所述第三AOI门电路的输出节点，
所述第七N型晶体管的源极被施加所述接地电压，并且所述第七N型晶体管的漏极连接到所述第三AOI门电路的输出节点，并且
所述第三AOI门电路的输出节点连接到所述第五N型晶体管的源极。
7.根据权利要求1所述的触发器，其中：
所述第二AOI门电路包括第一P型晶体管至第三P型晶体管和第一N型晶体管至第三N型晶体管，
所述第一P型晶体管的源极连接到所述第二P型晶体管的漏极和所述第三P型晶体管的漏极，并且所述第一P型晶体管的漏极连接到所述第二AOI门电路的输出节点，所述第二P型晶体管的源极和所述第三P型晶体管的源极被施加电源电压，所述第一N型晶体管的源极被施加接地电压，并且所述第一N型晶体管的漏极连接到所述第二AOI门电路的输出节点，
所述第二N型晶体管的漏极连接到所述第三N型晶体管的源极，并且
所述第三N型晶体管的漏极连接到所述第二AOI门电路的输出节点。
8.根据权利要求7所述的触发器，其中：
所述第二内部信号是从所述第二AOI门电路的输出节点输出的，
所述第一P型晶体管的栅极和所述第一N型晶体管的栅极连接到所述多路选择器和第一AOI门电路的输出节点，
所述第二P型晶体管的栅极和所述第二N型晶体管的栅极被配置为接收所述时钟信号，并且
所述第三P型晶体管的栅极和所述第三N型晶体管的栅极被配置为接收所述第三内部信号。
9.根据权利要求7所述的触发器，其中：
所述第四AOI门电路包括第四P型晶体管和第四N型晶体管至第六N型晶体管，所述第四P型晶体管的源极连接到所述第二P型晶体管的漏极，
所述第四P型晶体管的漏极连接到所述第四AOI门电路的输出节点，
所述第四N型晶体管的源极被施加所述接地电压，并且所述第四N型晶体管的漏极连接到所述第四AOI门电路的输出节点，
所述第五N型晶体管的源极被施加所述接地电压，并且所述第五N型晶体管的漏极连接到所述第六N型晶体管的源极，并且
所述第六N型晶体管的漏极连接到所述第四AOI门电路的输出节点。
10.根据权利要求7所述的触发器，其中：
所述第四AOI门电路包括第四P型晶体管和第四N型晶体管，
所述第四P型晶体管的源极连接到所述第二P型晶体管的漏极，
所述第四P型晶体管的漏极连接到所述第四AOI门电路的输出节点，
所述第四N型晶体管的源极被施加所述接地电压，并且所述第四N型晶体管的漏极连接到所述第四AOI门电路的输出节点，并且
所述第四AOI门电路的输出节点连接到所述第二N型晶体管的源极。
11.根据权利要求1所述的触发器，其中：
所述第三AOI门电路包括第一P型晶体管至第三P型晶体管和第一N型晶体管至第三N型晶体管，
所述第一P型晶体管的源极连接到所述第二P型晶体管的漏极和所述第三P型晶体管的漏极，并且所述第一P型晶体管的漏极连接到所述第三AOI门电路的输出节点，所述第二P型晶体管的源极和所述第三P型晶体管的源极被施加电源电压，所述第一N型晶体管的源极被施加接地电压，并且所述第一N型晶体管的漏极连接到所述第三AOI门电路的输出节点，
所述第二N型晶体管的源极被施加所述接地电压，并且所述第二N型晶体管的漏极连接到所述第三N型晶体管的源极，并且
所述第三N型晶体管的漏极连接到所述第三AOI门电路的输出节点。
12.根据权利要求1所述的触发器，其中：
所述第四AOI门电路包括第一P型晶体管至第三P型晶体管和第一N型晶体管至第三N型晶体管，
所述第一P型晶体管的源极连接到所述第二P型晶体管的漏极和所述第三P型晶体管的漏极，并且所述第一P型晶体管的漏极连接到所述第四AOI门电路的输出节点，所述第二P型晶体管的源极和所述第三P型晶体管的源极被施加电源电压，所述第一N型晶体管的源极被施加接地电压，并且所述第一N型晶体管的漏极连接到所述第四AOI门电路的输出节点，
所述第二N型晶体管的源极被施加所述接地电压，并且所述第二N型晶体管的漏极连接到所述第三N型晶体管的源极，并且
所述第三N型晶体管的漏极连接到所述第四AOI门电路的输出节点。
13.一种触发器，包括：
主控部分，所述主控部分包括多路选择器和第一OAI门电路、第二OAI门电路和第一反相器电路，所述OAI门电路即或与反相器门电路，并且所述主控部分被配置为：
接收数据输入信号、扫描输入信号、扫描使能信号和反相扫描使能信号，基于第一内部信号和第三内部信号输出第二内部信号，并且
基于所述第二内部信号输出所述第三内部信号；
从控部分，所述从控部分包括第三OAI门电路、第四OAI门电路和第二反相器电路，并且所述从控部分被配置为：
接收所述第二内部信号和所述第三内部信号，
基于所述第二内部信号和所述第三内部信号生成输出信号；
第三反相器电路，所述第三反相器电路被配置为通过使所述扫描使能信号反相来生成所述反相扫描使能信号；以及
第四反相器电路，所述第四反相器电路被配置为通过使时钟信号反相来生成反相时钟信号，
其中，包括在所述主控部分和所述从控部分中的所述第一AOI门电路、所述第二OAI门电路、所述第三OAI门电路和所述第四OAI门电路接收所述反相时钟信号。
14.根据权利要求13所述的触发器，其中：
所述多路选择器和第一OAI门电路包括第一P型晶体管至第六P型晶体管和第一N型晶体管至第六N型晶体管，
所述第一P型晶体管的源极被施加电源电压，并且所述第一P型晶体管的漏极连接到所述第三P型晶体管的源极，
所述第二P型晶体管的源极被施加所述电源电压，并且所述第二P型晶体管的漏极连接到所述第四P型晶体管的源极，
所述第三P型晶体管的漏极和所述第四P型晶体管的漏极连接到所述多路选择器和第一OAI门电路的输出节点，
所述第五P型晶体管的源极被施加所述电源电压，并且所述第五P型晶体管的漏极连接到所述第六P型晶体管的源极，
所述第六P型晶体管的漏极连接到所述多路选择器和第一OAI门电路的输出节点，所述第一N型晶体管的源极连接到所述第五N型晶体管的漏极和所述第六N型晶体管的漏极，并且所述第一N型晶体管的漏极连接到所述第四N型晶体管的源极，所述第二N型晶体管的源极连接到所述第五N型晶体管的漏极和所述第六N型晶体管的漏极，并且所述第二N型晶体管的漏极连接到所述第三N型晶体管的源极，所述第三N型晶体管的漏极和所述第四N型晶体管的漏极连接到所述多路选择器和第一OAI门电路的输出节点，并且
所述第五N型晶体管的源极和所述第六N型晶体管的源极被施加接地电压。
15.根据权利要求14所述的触发器，其中：
所述第一P型晶体管的栅极和所述第一N型晶体管的栅极被配置为接收所述数据输入信号，
所述第二P型晶体管的栅极和所述第二N型晶体管的栅极被配置为接收所述扫描输入信号，
所述第三P型晶体管的栅极和所述第三N型晶体管的栅极被配置为接收所述扫描使能信号，
所述第四P型晶体管的栅极和所述第四N型晶体管的栅极被配置为接收所述反相扫描使能信号，
所述第五P型晶体管的栅极和所述第五N型晶体管的栅极被配置为接收所述反相时钟信号，并且
所述第六P型晶体管的栅极和所述第六N型晶体管的栅极被配置为接收所述第二内部信号。
16.根据权利要求14所述的触发器，其中：
所述第三OAI门电路包括第七P型晶体管至第九P型晶体管和第七N型晶体管，所述第七N型晶体管的源极连接到所述第五N型晶体管的漏极，
所述第七N型晶体管的漏极连接到所述第三OAI门电路的输出节点，
所述第七P型晶体管的源极被施加所述电源电压，并且所述第七P型晶体管的漏极连接到所述第三OAI门电路的输出节点，
所述第八P型晶体管的源极被供应所述电源电压，并且所述第八P型晶体管的漏极连接到所述第九P型晶体管的源极，并且
所述第九P型晶体管的漏极连接到所述第三OAI门电路的输出节点，并且所述第九P型晶体管的栅极被配置为接收所述第二内部信号。
17.根据权利要求13所述的触发器，其中：
所述第二OAI门电路包括第一P型晶体管至第三P型晶体管和第一N型晶体管至第三N型晶体管，
所述第一P型晶体管的源极被施加电源电压，并且所述第一P型晶体管的漏极连接到所述第二OAI门电路的输出节点，
所述第二P型晶体管的源极被施加所述电源电压，并且所述第二P型晶体管的漏极连接到所述第三P型晶体管的源极，
所述第三P型晶体管的漏极连接到所述第二OAI门电路的输出节点，
所述第一N型晶体管的源极连接到所述第二N型晶体管的漏极和所述第三N型晶体管的漏极，并且所述第一N型晶体管的漏极连接到所述第二OAI门电路的输出节点，并且所述第二N型晶体管的源极和所述第三N型晶体管的源极被施加接地电压。
18.根据权利要求13所述的触发器，其中：
所述第三OAI门电路包括第一P型晶体管至第三P型晶体管和第一N型晶体管至第三N型晶体管，
所述第一P型晶体管的源极被施加电源电压，并且所述第一P型晶体管的漏极连接到所述第三OAI门电路的输出节点，
所述第二P型晶体管的源极被施加所述电源电压，并且所述第二P型晶体管的漏极连接到所述第三P型晶体管的源极，
所述第三P型晶体管的漏极连接到所述第三OAI门电路的输出节点，
所述第一N型晶体管的源极连接到所述第二N型晶体管的漏极和所述第三N型晶体管的漏极，并且所述第一N型晶体管的漏极连接到所述第三OAI门电路的输出节点，并且所述第二N型晶体管的源极和所述第三N型晶体管的源极被施加接地电压。
19.根据权利要求13所述的触发器，其中：
所述第四OAI门电路包括第一P型晶体管至第三P型晶体管和第一N型晶体管至第三N型晶体管，
所述第一P型晶体管的源极被施加电源电压，并且所述第一P型晶体管的漏极连接到所述第四OAI门电路的输出节点，
所述第二P型晶体管的源极被施加所述电源电压，并且所述第二P型晶体管的漏极连接到所述第三P型晶体管的源极，
所述第三P型晶体管的漏极连接到所述第四OAI门电路的输出节点，
所述第一N型晶体管的源极连接到所述第二N型晶体管的漏极和所述第三N型晶体管的漏极，并且所述第一N型晶体管的漏极连接到所述第四OAI门电路的输出节点，并且所述第二N型晶体管的源极和所述第三N型晶体管的源极被施加接地电压。
20.一种多位触发器，所述多位触发器包括：
多个1位触发器，所述多个1位触发器包括第一触发器和第二触发器，其中，所述第一触发器和所述第二触发器均包括主控部分和从控部分，其中，所述主控部分包括：
第一主控级，所述第一主控级被配置为接收数据输入信号、扫描输入信号、扫描使能信号、反相扫描使能信号和第二内部信号，并且
响应于时钟信号或反相时钟信号来生成第一内部信号；
第二主控级，所述第二主控级被配置为接收所述第一内部信号和第三内部信号，并且响应于所述时钟信号或所述反相时钟信号来生成所述第二内部信号；以及第三主控级，所述第三主控级被配置为接收所述第二内部信号，并且通过使所述第二内部信号反相来生成所述第三内部信号，
其中，所述从控部分包括：
第一从控级，所述第一从控级被配置为接收所述第二内部信号和第五内部信号，并且响应于所述时钟信号或所述反相时钟信号来生成第四内部信号；
第二从控级，所述第二从控级被配置为接收所述第三内部信号，并且响应于所述时钟信号或所述反相时钟信号来生成所述第五内部信号；以及
第三从控级，所述第三从控级被配置为接收所述第四内部信号，并且通过使所述第四内部信号反相来生成输出信号，并且
其中，所述第一触发器的输出信号作为扫描输入信号被输入到所述第二触发器。