一种四相NMOS开关型LDO |
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| 申请号 | CN202410192063.5 | 申请日 | 2024-02-21 | 公开(公告)号 | CN118051086A | 公开(公告)日 | 2024-05-17 |
| 申请人 | 湖南大学; | 发明人 | 陈卓俊; 罗嘉宏; | ||||
| 摘要 | 本 发明 提供了一种四相NMOS 开关 型LDO，所述四相NMOS开关型LDO包括准三型补偿模 块 、四相PWM控 制模 块、功率管模块、辅助恒定 电流 控制模块 。本发明通过单反馈环路和辅助恒定电流控制模块，解决了开关型LDO功率管面积过大，动态 电压 范围，负载瞬态恢复速度受慢反馈环路影响；本发明利用辅助恒定电流控制模块 电路 降低了工艺、电压、 温度 变化 对流 经功率管电流的影响以及其功率管 波动 造成的环路 稳定性 问题，获得一个低输出纹波，小输出电容，稳定性高的开关型LDO，满足系统级集成电路应用需求。 | ||||||
| 权利要求 | 1.一种四相NMOS开关型LDO，其特征在于，所述四相NMOS开关型LDO包括准三型补偿模块、四相PWM控制模块、功率管模块、辅助恒定电流控制模块； |
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| 说明书全文 | 一种四相NMOS开关型LDO技术领域[0001] 本发明涉及电源管理领域，尤其涉及一种四相NMOS开关型LDO。 背景技术[0002] 模拟LDO通过控制功率晶体管的栅极‑源极电压来调节输出电压VOUT，而数字LDO(DLDO)通过控制开/关电源晶体管的数量来调节VOUT。开关LDO通过控制功率晶体管的开关占空比来调节VOUT。在输出调节方式方面，模拟控制和开关控制是连续的，而数字控制是离散的。模拟LDO功率晶体管工作在饱和区可以提供良好的瞬态性能，具有良好的稳态性能。然而，为了驱动的大负载电流，功率晶体管的尺寸需要很大，较大的栅极电容可能导致不稳定。大多数之前的全集成模拟LDO只能提供小于250mA的负载电流，这不足以驱动一个高性能的处理器。DLDO更适合于大负载电流应用，且没有上述稳定性问题。此外，它可以在低输入电压下工作，并减少分布式功率晶体管的电源传输线上压降的问题。然而，由于固有的量化误差，从而导致精度较低。开关LDO通过控制功率晶体管的开关占空比来调节VOUT。与模拟LDO相比，由于没有低频功率晶体管栅极极点，没有随负载变化的跨导问题，开关LDO更容易补偿，更适合宽带宽和大电流应用。 [0003] 开关LDO的主要缺点是其自产生的输出纹波。它通常需要一个大的输出电容和一个高的开关频率来减少输出纹波，并且流经功率管的电流随工艺、电压、温度波动很大，大电容在集成电路里会占用很大的面积，因此减小电容的面积和抑制工艺、电压、温度变化十分重要。 发明内容[0004] 基于此，本发明目的在于提出一种四相NMOS开关型LDO，以实现既能保证电路的带大负载电流和环路稳定性，又能有效减小所使用的输出电容大小。 [0006] 所述准三型补偿模块用于： [0008] 所述四相PWM控制模块用于： [0010] 所述功率管模块用于： [0011] 接收四相PWM控制模块输出的同频率四相的控制功率管的控制信号，并负责输出电流向输出端； [0012] 所述辅助恒定电流控制模块用于： [0013] 接收基准电流信号，并根据基准电流信号产生功率管栅极电压信号，降低其受工艺、电压、温度变化的影响，提高电路的稳定性和可靠性。 [0014] 所述准三型补偿模块包括： [0015] 第一电阻，第二电阻，第三电阻，第一电容，第二电容，误差放大器，其中，所述第一电阻分别接入误差放大器的负输入端和第三电阻，第二电阻分别接入误差放大器的负输入端和第一电容，第三电阻分别接入第一电阻和第二电容，第一电容分别接入误差放大器的输出端和第二电阻，误差放大器的正输入端接入参考电压，负输入端接第二电阻和第二电容，输出端接入PWM控制模块中比较器的正输入端。 [0016] 所述四相PWM控制电路包括： [0017] 四个基本模块，其中每个模块包含三角波产生电路，比较器电路，电平移位模块，驱动门模块。比较器电路的正输入端接入误差放大器的输出端，负输入端接入产生斜坡产生电路的输出，比较器模块的输出接入电平移位电路的输入，斜坡产生电路接入参考电压，幅值为RAMP的三角波信号以及GND，电平移位电路接入辅助恒定电流控制模块输出VH，LDO输出，GND。每个驱动的输出分别接入相对应功率管的栅极。 [0018] 所述辅助恒定电流控制电路包括： [0019] 功率管栅极电位产生电路，具备拉电流能力的电压缓冲器电路，其中感应NMOS的漏极接VIN，栅极接跨导放大器输出，源极接外加电流源，具备拉电流能力的电压缓冲器电路输入接跨导放大器输出，输出接LS的VH端，跨导放大器正输入端接感应NMOS管源极，负输入端接参考电压，输出接具备拉电流能力的电压缓冲器输入。 [0020] 所述功率管电路包括： [0021] 4个NMOS功率管，源极共同接输出端，漏极共同接VIN，其栅极分别接四相PWM控制模块的输出。 [0022] 本发明的上述方案至少包括以下有益效果： [0023] 在本发明的实施例中，辅助恒定电流控制电路可以跟踪工艺、电压、温度变化，使流经功率管的电流受工艺、电压、温度变化较小，四相PWM控制模块能有效减小输出电容大小以及输出纹波，因此，最后的四相NMOS开关型LDO具有小的输出纹波，小输出电容，良好的鲁棒性。 附图说明[0026] 图1为本发明具体实施例中一种四相NMOS开关型LDO； [0027] 图2为本发明具体实施例中误差放大器电路结构示意图； [0028] 图3为本发明具体实施例中辅助恒定电流控制电路结构示意图； [0029] 图4为本发明具体实施例中比较器电路结构示意图； [0030] 图5为本发明具体实施例中电平移位电路结构示意图； [0031] 附图标记说明： [0032] 1 误差放大器电路 [0033] 2 四相PWM控制电路 [0034] 3 功率管模块 [0035] 4 辅助恒定电流控制模块 [0036] 5 功率管栅极电位产生电路 [0037] 6 具备拉电流能力的电压缓冲器电路 [0038] VDD 电源端 [0039] GND 接地端 [0040] AVDD 电源端 [0041] IN 电平移位电路输入端 [0042] VH 电平移位电路高电源轨高电平 [0043] VL 电平移位电路高电源轨低电平 具体实施方式[0044] 为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。 [0045] 除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。 [0046] 下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应该理解，可以以各种形式实现本公开而不被这里阐述的实施例所限制。 [0047] 请参阅2至图3所示，本发明提出一种四相NMOS开关型LDO，介绍四个具体电路结构，包括误差放大器1、辅助恒定电流控制模块2、比较器电路3、电平移位电路4。 [0048] 具体的，准三型补偿模块的输入端口分别与参考电压和补偿网络中的第一电阻，第二电阻与第二电容相连，准三型补偿模块的输出端口与四相PWM控制模块中的比较器的正输入端相连，PWM模块中的比较器的负输入端与幅值为RAMP的三角波信号相连，比较器的输出与电平移位模块电路的输入相连，并且电平移位模块的输出与功率管的栅极相连，辅助恒定电流控制模块中感应NMOS漏极与VIN相连，源极与外部电流源与跨导放大器正输入端相连，跨导放大器的输出与具备拉电流能力的电压缓冲器输入相连以增加其驱动能力，具备拉电流能力的电压缓冲器输出与电平移位模块地电位相连。 [0049] 具体的，准三型补偿模块中，第一PMOS源极接VDD，栅极与第五PMOS管的栅极和第二PMOS管漏极相连，漏极与第二PMOS源极相连；第二PMOS栅极与第四，第六PMOS栅极相连，源极与第一PMOS漏极相连，漏极与第一PMOS与第一NMOS漏极相连；第三PMOS源极接VDD，栅极接电流镜电路栅极，漏极与第四PMOS源极相连；第四PMOS源极与第三PMOS漏极相连，栅极与第二PMOS，第六PMOS栅极相连，漏极与第七，八PMOS源极相连；第五PMOS源极与VDD相连，栅极与第一PMOS栅极，第二PMOS漏极相连，漏极与第六PMOS源极相连；第六PMOS源极与第五PMOS漏极相连，栅极与第二，第四PMOS栅极相连，漏极与第八NMOS漏极相连；第七PMOS栅极为误差放大器负输入端，源极与第八PMOS源极，第四PMOS漏极相连，漏极与第三NMOS漏极，第二NMOS栅极，第四NMOS栅极相连；第八PMOS源极与第七PMOS源极，第四PMOS漏极相连，栅极为误差放大器正输入端，漏极与第五NMOS漏极，第六，第七NMOS栅极相连。第一NMOS源极接第二NMOS漏极，栅极与第八NMOS管的栅极相连，漏极与第二PMOS漏极，第一PMOS栅极相连；第二NMOS栅极与第四，NMOS栅极，第三NMOS漏极相连，源极接地，漏极与第一NMOS源极相连；第三NMOS源极接第四NMOS漏极，栅极接第五NMOS栅极，漏极与第七PMOS漏极相连；第四NMOS源极接地，栅极与第二NMOS栅极相连，第三NMOS漏极相连，漏极与第三NMOS源极相连；第五NMOS源极与第六NMOS漏极相连，栅极与第三NMOS栅极相连，漏极与第六NMOS栅极相连； 第六NMOS源极接地，栅极与第五NMOS漏极，第七NMOS栅极相连，漏极与第五NMOS源极相连； 第七NMOS栅极与第六NMOS栅极，第五NMOS漏极相连，源极接地；第八NMOS源极与第七NMOS漏极相连，栅极与第八NMOS栅极相连，漏极与第六PMOS漏极相连。 [0050] 具体的，辅助恒定电流控制模块中，OP正输入端与第一NMOS源极相连，负输入端与参考电压相连，输出与第一PMOS栅极，第一电阻相连；第一电阻与OP输出，第一PMOS栅极，第一电容相连；第一电容与第一电阻与第一PMOS漏极，第四PMOS源极相连；第一PMOS源极与AVDD相连，栅极与OP输出，第一电阻相连，漏极与第一电容，第四PMOS源极相连；第二PMOS源极与AVDD相连，栅极与第二NMOS漏极，外接电流源I4相连，漏极与第三电容，第三PMOS源极相连；第三PMOS源极与第二PMOS漏极，第三电容相连，栅极与第二NMOS栅极，第四PMOS栅极，第四PMOS漏极，第二电阻相连，漏极与外接电流源I3第二NMOS源极相连；第四PMOS源极与第一NMOS栅极，第一PMOS漏极相连，栅极与第四PMOS漏极，第二电阻，第二NMOS栅极，第三PMOS栅极相连，漏极与第二电阻，外接电流源I2，第四PMOS栅极，第二NMOS栅极，第三PMOS栅极相连；第一NMOS漏极与VIN相连，源极与OP正输入端，外接电流源I1相连；第二NMOS漏极与外接电流源I4，第三电阻第二PMOS栅极相连，栅极与第四，第三PMOS栅极相连，源极与第三PMOS漏极，外接电流源I3相连；第二电阻与第二电容，第四PMOS栅极漏极，第二NMOS栅极，第三PMOS栅极相连；第二电容与GND第二电容相连；第三电阻与第三电容，第二NMOS漏极，第二PMOS栅极，外接电流源I4相连；第三电容与第三电阻，第二PMOS漏极，第三PMOS源极相连； [0051] 第一PMOS源极接AVDD，漏极接外接电流源I1，栅极接第二PMOS栅极；第二PMOS源极接AVDD，漏极接第三，第四PMOS源极，栅极接第一PMOS栅极；第三PMOS源极接第二PMOS漏极，第四PMOS源极，栅极为比较器正输入端，漏极接第一NMOS漏极栅极，第三NMOS漏极相连；第四PMOS源极接第二PMOS漏极，第三PMOS源极，栅极为比较器负输入端，漏极与第二NMOS漏极，第四NMOS漏极，栅极相连；第五PMOS源极接AVDD，栅极接自身漏极与第六PMOS栅极，源极与第五NMOS漏极，自身栅极，与第六PMOS栅极连接；第六PMOS源极接AVDD，栅极接第五PMOS栅极漏极，第五NMOS漏极，漏极与第六NMOS漏极，第一反相器输入相连；第一NMOS漏极与第三PMOS漏极，自身栅极，第二NMOS栅极相连，栅极与第二NMOS栅极，自身漏极，第三PMOS漏极相连，源极接地；第二NMOS漏极与第四PMOS漏极，第四NMOS漏极栅极，第三NMOS栅极相连，栅极与第一NMOS栅极漏极，第三PMOS漏极相连，源极接地；第三NMOS漏极与第三PMOS漏极，第一NMOS漏极栅极，第二NMOS栅极相连，栅极与第四NMOS栅极漏极，第四PMOS漏极相连，源极与地相连；第四NMOS漏极与自身栅极，第四PMOS漏极，第三NMOS栅极相连，栅极与第三NMOS栅极，自身漏极，第四PMOS漏极相连，源极接地；第五NMOS漏极接第五PMOS漏极栅极与第六PMOS栅极相连，栅极与第三NMOS栅极，第四NMOS栅极漏极，第四PMOS漏极，第二NMOS漏极相连，源极接地；第六NMOS漏极接第六PMOS漏极，第一反相器输入相连，栅极与第一NMOS栅极漏极，第二NMOS栅极，第三NMOS漏极，第三PMOS漏极相连，源极接地；第一反相器输入与第六PMOS，第六NMOS漏极相连，输出与第二反相器输入相连，第一反相器电源端接AVDD，地段接GND；第二反相器输入与第一反相器输出相连，输出为比较器输出，电源端端接AVDD，地段接GND。 [0052] 第一PMOS源极接VH，栅极接第二PMOS漏极，第三PMOS栅极，第二NMOS漏极，漏极接第一NMOS漏极，第四PMOS栅极；第二PMOS源极接VH，栅极与第一PMOS漏极，第一NMOS漏极，第四PMOS栅极相连，漏极与第一PMOS栅极，第二NMOS漏极，第三PMOS栅极相连；第三PMOS源极接VH，栅极与第二PMOS漏极，第一PMOS栅极，第二NMOS漏极相连，漏极与第三NMOS漏极，第四NMOS栅极相连；第四PMOS源极接VH，栅极接第一PMOS漏极，第一NMOS漏极，第二PMOS栅极相连，漏极与第四NMOS漏极，第三NMOS栅极，第五PMOS，第五NMOS栅极相连；第五PMOS源极接VH，栅极接第五NMOS栅极第四PMOS，第四NMOS漏极，第三NMOS栅极相连，漏极接第五NMOS漏极，第六PMOS栅极，第六NMOS栅极相连；第六PMOS源极接VH，栅极接第六NMOS栅极，第五PMOS，第五NMOS漏极，漏极为输出；第一NMOS漏极接第一PMOS漏极第二PMOS栅极，第四PMOS栅极，栅极接in，第一反向器输入，漏极接GND；第二NMOS漏极接第二PMOS漏极，第一PMOS栅极，第三PMOS栅极，栅极接第一反向器输出，漏极接GND；第三NMOS漏极接第三PMOS漏极，第四NMOS栅极，栅极接第四NMOS漏极，第四PMOS漏极，第五PMOS，第五NMOS栅极，源极接VL；第四NMOS漏极接第三NMOS栅极，第四PMOS漏极，第五PMOS，第五NMOS栅极，栅极接第三NMOS漏极，第三PMOS漏极，源极接VL；第五NMOS漏极接第五PMOS漏极，第六PMOS，第六NMOS栅极，栅极接第五PMOS栅极，第四PMOS漏极，第四NMOS漏极，第三NMOS栅极，源极接VL；第六NMOS漏极接第六PMOS漏极，以及输出，栅极接第六PMOS栅极，第五PMOS，第五NMOS漏极，源极接VL；第一反向器电源端接VIN，地段接GND，输入接in，第一NMOS栅极，输出接第二NMOS栅极。 [0053] 最后应说明的是：以上所述实施例，仅为本发明的具体实施方式，用以说明本发明的技术方案，而非对其限制，本发明的保护范围并不局限于此，尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，其依然可以对前述实施例所记载的技术方案进行修改或可轻易想到变化，或者对其中部分技术特征进行等同替换；而这些修改、变化或者替换，并不使相应技术方案的本质脱离本发明实施例技术方案的精神和范围，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。 |
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