| 专利类型 | 发明公开 | 法律事件 | 公开; 实质审查; 撤回; |
| 专利有效性 | 无效专利 | 当前状态 | 撤回 |
| 申请号 | CN200910254048.4 | 申请日 | 2009-12-15 |
| 公开(公告)号 | CN102097428A | 公开(公告)日 | 2011-06-15 |
| 申请人 | 瑞鼎科技股份有限公司; | 申请人类型 | 企业 |
| 发明人 | 黄耀生; | 第一发明人 | 黄耀生 |
| 权利人 | 瑞鼎科技股份有限公司 | 权利人类型 | 企业 |
| 当前权利人 | 瑞鼎科技股份有限公司 | 当前权利人类型 | 企业 |
| 省份 | 当前专利权人所在省份： | 城市 | 当前专利权人所在城市： |
| 具体地址 | 当前专利权人所在详细地址：中国台湾新竹科学工业园区力行路23号2楼 | 邮编 | 当前专利权人邮编： |
| 主IPC国际分类 | H01L27/00 | 所有IPC国际分类 | H01L27/00 ; H01L23/544 ; H01L21/78 ; H01L21/304 ; H01L21/314 ; B28D5/00 |
| 专利引用数量 | 0 | 专利被引用数量 | 2 |
| 专利权利要求数量 | 10 | 专利文献类型 | A |
| 专利代理机构 | 中国商标专利事务所有限公司 | 专利代理人 | 万学堂; |
| 摘要 | 一种集成 电路 晶圆 以及一种集成电路晶圆切割方法。集成电路晶圆包含晶圆 基板 、多个集成电路、多个测试键、保护层以及多条沟槽。集成电路以矩阵分布方式形成于晶圆基板上。测试键分别形成于集成电路之间。保护层 覆盖 晶圆基板的集成电路的一侧。沟槽以自保护层表面向下延伸的方式形成于集成电路及测试键之间。集成电路晶圆切割方法包含：于晶圆基板上形成集成电路以及测试键；形成保护层；形成多条沟槽；以及施外 力 于保护层在两并排相邻的沟槽所夹的区域，使晶圆基板沿两并排相邻沟槽至少其中之一的底部向下沿晶圆基板的晶格分离。 | ||
| 权利要求 | 1.一种集成电路晶圆，其特征在于包含： |
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| 说明书全文 | 集成电路晶圆以及集成电路晶圆切割方法技术领域[0001] 本发明是关于一种集成电路晶圆以及一种集成电路晶圆切割方法。其中，可藉由集成电路晶圆切割方法形成集成电路晶粒。 背景技术[0002] 硅晶圆是目前制作集成电路的基底材料(Substrate)，透过集成电路制造技术，经过一系列繁复的化学、物理和光学程序，完成的集成电路晶圆上可产生出数以千、百计的晶粒(die)。这些晶粒经由测试、切割、封装等过程，可进一步成为一颗颗具有各种功能的集成电路产品。 [0003] 如图1A及图1A中区域80的PP纵切面放大的图1B所示的习知技术，习知集成电路晶圆90包含晶圆基板100、复数个集成电路300、复数个测试键400及保护层500。习知技术进行晶圆切割时通常是以切割刀沿相邻的集成电路300间的路径对集成电路晶圆90施外力K。由于切割时仅以切割刀直接对集成电路晶圆90进行切割，因此，集成电路晶圆90会受切割应力破坏而产生有裂痕及损坏的情形。另一方面，测试键400分布在集成电路 300间，亦即在切割路径上，故习知技术在切割时也容易因破坏测试键产生的金属碎屑飞溅至集成电路而导致良率下降。以上集成电路晶圆以及集成电路晶圆切割方法有改善的空间。 发明内容[0004] 本发明的主要目的为提供一种集成电路晶圆，分离成集成电路晶粒的良率较高。 [0005] 本发明的另一目的为提供一种集成电路晶圆切割方法，具有较佳的集成电路晶圆切割良率。 [0006] 本发明的集成电路晶圆包含晶圆基板、多个集成电路、多个测试键、保护层以及多条沟槽。集成电路以矩阵分布方式形成于晶圆基板上。测试键分别形成于集成电路之间。一保护层覆盖晶圆基板的集成电路的一侧。沟槽以自保护层表面向下延伸的方式形成于集成电路及测试键之间。 [0007] 测试键是供晶圆基板接受度测试使用。测试键包含晶体管、电容、电阻、N型半导体、P型半导体、复型半导体或金属线元件。保护层包含二氧化硅或氮化硅。沟槽延伸至晶圆基板表面，晶圆基板表面构成沟槽的槽底。沟槽延伸也可进入晶圆基板。沟槽的侧壁为蚀刻表面。沟槽的侧壁为平滑表面。沟槽的侧壁近似垂直。沟槽的侧壁与晶圆基板表面的夹角介于88°至90°。沟槽的宽度小于5μm。 [0008] 本发明的集成电路晶圆切割方法，包含以下步骤：于晶圆基板上形成多个集成电路以及多个测试键，其中集成电路是以矩阵分布，测试键分别形成于集成电路之间；形成保护层以覆盖晶圆基板的集成电路的一侧；形成多条沟槽，沟槽以自保护层表面向下延伸的方式形成于集成电路及测试键之间；以及施外力于保护层在两并排相邻的沟槽所夹的区域，使晶圆基板沿两并排相邻沟槽至少其中之一的底部向下沿晶圆基板的晶格分离。 [0009] 保护层形成步骤包含使用化学气相沉积或物理气相沉积制程形成保护层。沟槽形成步骤包含使用蚀刻制程形成沟槽。沟槽形成步骤包含使沟槽延伸至晶圆基板表面。沟槽形成步骤包含使沟槽延伸进入晶圆基板。形成的沟槽的侧壁近似垂直。沟槽的侧壁与晶圆基板表面的夹角介于88°至90°。沟槽的宽度小于5μm。外力包含以切割刀具沿保护层于两并排相邻的沟槽所夹的区域划压。 [0010] 集成电路晶粒包含晶圆基板、集成电路以及保护层。集成电路形成于晶圆基板上。保护层覆盖晶圆基板的集成电路的一侧。其中，晶圆基板及保护层的侧壁分别为平滑表面。 晶圆基板的侧壁近似垂直。晶圆基板的侧壁与晶圆基板表面的夹角介于88°至90°。保护层的侧壁近似垂直。保护层的侧壁与晶圆基板表面的夹角介于88°至90°。保护层包含二氧化硅或氮化硅。保护层的侧壁为蚀刻表面。晶圆基板及保护层的侧壁是共平面。晶圆基板的侧壁凸出于保护层的侧壁。晶圆基板的侧壁的上缘与保护层的侧壁是共平面，晶圆基板的侧壁的下部凸出于保护层的侧壁。 [0012] 图1A及图1B为习知技术示意图； [0013] 图2A为本发明实施例上视示意图； [0014] 图2B至图3B为本发明不同实施例示意图； [0015] 图4A及图4B为本发明较佳实施例示意图； [0016] 图5为本发明集成电路晶圆切割方法的实施例流程图。 [0017] 符号说明 [0018] 100晶圆基板 [0019] 101侧壁 [0020] 110晶圆基板表面 [0021] 300集成电路 [0022] 400测试键 [0023] 500保护层 [0024] 601路径 [0025] 602路径 [0026] 700沟槽 [0027] 700’沟槽 [0028] 701侧壁 [0029] 740区域 [0030] 80区域 [0031] 800区域 [0032] 90集成电路晶圆 [0033] 900集成电路晶圆 [0034] 910集成电路晶粒 [0035] 1011上缘 [0036] 1012下部 [0037] F外力 [0038] K外力 具体实施方式[0039] 如图2A及图2A中区域800的PP纵切面放大的图2B所示的实施例，本发明的集成电路晶圆900包含晶圆基板100、多个集成电路300、多个测试键400、保护层500以及多条沟槽700。其中，集成电路300是以矩阵分布方式形成于晶圆基板100上。具体而言，在如图2A所示的实施例中，集成电路300以方型为单位，呈矩阵分布方式形成于晶圆基板100上，以便对准进行制造及切割，但不以实施例所示为限。 [0040] 测试键400分别形成于集成电路300之间。举例而言，测试键400形成于后续用于分割晶圆基板100，而形成含有集成电路300的多个晶粒的切割道上。其中，测试键400供晶圆基板接受度测试(Wafer Acceptance Test)使用。具体而言，可藉由对分布在晶圆基板100上的测试键400进行电性测试获知晶圆基板100的接受度(亦即品质是否良好)。测试键400包含晶体管、电容、电阻、N型半导体、P型半导体、复型半导体或金属线元件等。 [0041] 保护层500覆盖晶圆基板100的集成电路300的一侧。具体而言，如图2B所示的实施例，集成电路300及测试键400设置于晶圆基板100上，保护层500同时覆盖集成电路300、测试键400及曝露于集成电路300及测试键400外的晶圆基板100。保护层300较佳包含二氧化硅或氮化硅。其中，保护层300的形成可使用化学气相沉积或物理气相沉积制程。 [0042] 如图2A及图2B所示的实施例，沟槽700以自保护层500表面向下延伸的方式形成于集成电路300及测试键400之间。换言之，每一测试键400均以沟槽700与相邻的集成电路300相隔。如图2B所示的实施例，沟槽700延伸至晶圆基板100的表面110，晶圆基板100的表面110构成沟槽700的槽底。在较佳实施例中，沟槽700使用蚀刻制程形成，且较佳使用干式电浆蚀刻制程。然而在不同实施例中，沟槽700也可使用湿式化学蚀刻制程形成。由于沟槽700使用蚀刻制程形成，故沟槽700的侧壁701形成蚀刻表面。如图2B所示，侧壁701的蚀刻表面属于平滑表面，且近似垂直，亦即沟槽700的侧壁701与晶圆基板100的表面110的夹角较佳介于88°至90°。其中，沟槽700的宽度较佳是小于5μm，但不以实施例所示为限。 [0043] 其中，由于晶圆基板100是经由磊晶制程所制成具有整齐晶格的结晶物，故当一外力F施于保护层500在两并排相邻的沟槽700所夹的区域740(例如测试键400所在的区域)，晶圆基板100会沿两并排相邻沟槽700至少其中之一的底部向下沿晶圆基板100的晶格分离。例如在图2B所示的实施例中，晶圆基板100沿沟槽700’的底部向下沿晶圆基板100的晶格分离。另一方面，由于晶圆基板100沿晶格分离，晶圆基板100分离后形成的侧壁101会如图3所示为平滑表面。换言之，本发明的集成电路晶圆900无需如习知技术以切割工具强行于集成电路300间进行切割，即可将集成电路晶圆900分离成如图2C所示的集成电路晶粒910。因此，应用本发明技术不仅方便，也不会有习知技术因切割时测试键遭到破坏所产生金属碎屑飞溅至集成电路而导致良率下降的问题。 [0044] 进一步而言，如图2C所示的实施例，本发明的集成电路晶圆900所分离成的集成电路晶粒910包含晶圆基板100、集成电路300以及保护层500。其中，集成电路300形成于晶圆基板100上。保护层500覆盖晶圆基板100的集成电路300的一侧。具体而言，集成电路300设置于晶圆基板100上，保护层500同时覆盖集成电路300及曝露于集成电路300外的晶圆基板100。其中，晶圆基板100的侧壁101及保护层500的侧壁701分别为平滑表面。进一步而言，保护层500的侧壁701即前述图2B的实施例中使用蚀刻制程形成的侧壁701，是蚀刻表面，且近似垂直，亦即侧壁701与晶圆基板100的表面110的夹角介于 88°至90°。 [0045] 如图2C所示的实施例，本发明的集成电路晶粒910的晶圆基板100的侧壁101及保护层500的侧壁701是共平面。换言之，如图2B所示，当一外力F施于保护层500在两并排相邻的沟槽700所夹的区域740，晶圆基板100沿路径601向下沿晶圆基板100的晶格分离。分离形成的集成电路晶粒910的保护层500的侧壁701，即如图2C所示延伸与晶圆基板100的侧壁101衔接。其中，侧壁101由晶圆基板100沿晶格分离而形成，其表面性质与平滑的晶圆表面相同。侧壁701由保护层500经蚀刻形成，其表面性质与平滑的保护层表面相同。 [0046] 沟槽700的分布方式可视需求而不同，在图2A所示的实施例中，沟槽700为连通晶圆基板100圆周上两点的直线，亦即沟槽700可视为晶圆基板100的弦线。然而在如图2D所示的不同实施例中，沟槽700包围集成电路300的方形线，且相邻的沟槽700方形线彼此不连通。 [0047] 在不同实施例中，由于沟槽700槽底具有一定宽度，晶圆基板100可能自沟槽700槽底的不同位置沿不同路径向下沿晶圆基板100的晶格分离，这是自然发生的现象。如图3A所示，当一外力F施于保护层500在两并排相邻的沟槽700所夹的区域740，晶圆基板 100沿路径602向下沿晶圆基板100的晶格分离。分离形成的集成电路晶粒910的晶圆基板100的侧壁101即如图3B所示凸出于保护层500的侧壁701。 [0048] 另一方面，如图4A所示的较佳实施例，沟槽700可进一步延伸进入晶圆基板100。当一外力F施于保护层500在两并排相邻的沟槽700所夹的区域740，晶圆基板100沿路径 602向下沿晶圆基板100的晶格分离。分离形成的集成电路晶粒910即如图4B所示，晶圆基板100的侧壁101的上缘1011与保护层500的侧壁701是共平面，晶圆基板100的侧壁 101的下部1012、凸出于保护层500的侧壁701。 [0049] 如图5所示，本发明的集成电路晶圆切割方法，包含： [0050] 步骤1001，于晶圆基板上形成多个集成电路以及多个测试键，其中，集成电路以矩阵分布，测试键分别形成于集成电路之间。具体而言，是以形成氧化膜、涂布感光剂、结合光罩进行曝光、显影、蚀刻、去光阻、以及添加不纯物等步骤，于晶圆基板上形成集成电路以及测试键。其中，可藉由光罩图案控制集成电路以及测试键的形成位置。 [0051] 步骤1003，形成保护层以覆盖晶圆基板的集成电路的一侧。其中，保护层的形成可使用化学气相沉积或物理气相沉积制程。保护层包含二氧化硅或氮化硅。 [0052] 步骤1005，形成多条沟槽，沟槽以自保护层表面向下延伸的方式形成于集成电路及测试键之间。沟槽的形成包含使用蚀刻制程，且较佳是使用干式电浆蚀刻制程。然而在不同实施例中，沟槽的形成也可使用湿式化学蚀刻制程或雷射切割。其中，沟槽可如图2B所示延伸至晶圆基板表面110或如图4A所示延伸进入晶圆基板100。 [0053] 步骤1007，施一外力于保护层在两并排相邻的沟槽所夹的区域，使晶圆基板沿两并排相邻沟槽至少其中之一的底部向下沿晶圆基板的晶格分离。外力包含以切割刀具沿保护层于两并排相邻的沟槽所夹的区域划压。其中，切割刀具在此步骤中做为施力的工具，非强行对晶圆基板进行切割。在不同实施例中，也可以一片状物直接按压保护层于两并排相邻的沟槽所夹的区域，使晶圆基板分离。 |
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