管道寄存器及包括管道寄存器的半导体设备 |
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| 申请号 | CN202310368768.3 | 申请日 | 2023-04-06 | 公开(公告)号 | CN118053486A | 公开(公告)日 | 2024-05-17 |
| 申请人 | 爱思开海力士有限公司; | 发明人 | 金宪基; 蔡炅敏; | ||||
| 摘要 | 本 申请 涉及管道寄存器及包括管道寄存器的 半导体 设备。一种管道寄存器包括：多个寄存器单元，其被构造为响应于控制 信号 而输出数据；以及管道控制 电路 ，其被构造为通过对在读取使能信号的激活时间期间被激活的 时钟信号 进行分频来生成参考 定时信号 ，并且基于读取使能信号和参考定时信号生成 控制信号 。 | ||||||
| 权利要求 | 1.一种管道寄存器，该管道寄存器包括： |
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| 说明书全文 | 管道寄存器及包括管道寄存器的半导体设备技术领域[0001] 各种实施方式总体涉及半导体电路，并且更具体地，涉及管道寄存器及包括管道寄存器的半导体设备。 背景技术[0003] 要求半导体存储器装置同时发送或接收多个数据，例如16位、32位或64位数据，以执行这样的高速操作。为了同时发送多个数据，半导体存储器装置可以包括用于在其内存储多个输出数据的管道寄存器，以提高数据输出速率。为了实现高速操作，可能需要改进用于控制管道寄存器的操作所采用的控制信号与从管道寄存器输出的数据之间的定时裕度。发明内容 [0004] 在实施方式中，一种管道寄存器可以包括：多个寄存器单元，其被构造为响应于控制信号而输出数据；以及管道控制电路，其被构造为通过对在读取使能信号的激活时间期间被激活的时钟信号进行分频来生成参考定时信号，并且基于读取使能信号和参考定时信号生成控制信号。管道控制电路可以在时钟信号被激活之前激活控制信号。 [0005] 在实施方式中，一种管道寄存器可以包括：第一寄存器组，其被构造为响应于第一锁存控制信号而输出第一初步数据；第二寄存器组，其被构造为响应于第二锁存控制信号而输出第二初步数据；以及管道控制电路，其被构造为通过对在读取使能信号的激活时间期间被激活的时钟信号进行分频，来生成第一参考定时信号和第二参考定时信号，并且基于读取使能信号、第一参考定时信号和第二参考定时信号，生成第一锁存控制信号和第二锁存控制信号。 [0006] 在实施方式中，一种半导体设备可以包括：存储器区域；输入/输出焊盘单元；以及数据输入/输出电路，其被构造为在存储器区域和输入/输出焊盘单元之间输入/输出数据，其中数据输入/输出电路被构造为基于读取使能信号锁存从存储器区域输出的数据，并且与在读取使能信号的激活时间期间从半导体设备的外部提供的时钟信号同步地向半导体设备的外部输出锁存的数据。附图说明 [0007] 图1是例示了根据实施方式的半导体设备的构造的框图。 [0008] 图2是例示了根据实施方式的管道寄存器的构造的框图。 [0009] 图3是例示了图2的寄存器单元的构造的电路图。 [0010] 图4是例示了图2的管道控制电路的构造的框图。 [0011] 图5是例示了图4的参考定时信号生成电路的构造的电路图。 [0012] 图6是例示了图4的锁存控制信号生成电路的第一逻辑电路的构造的电路图。 [0013] 图7A是例示了图4的锁存控制信号生成电路中的第二逻辑电路的第一子逻辑电路的构造的电路图。 [0014] 图7B是例示了图4的锁存控制信号生成电路中的第二逻辑电路的第二子逻辑电路的构造的电路图。 [0015] 图7C是例示了图4的锁存控制信号生成电路的第二逻辑电路的操作的定时图。 [0016] 图8是例示了图4的选择信号生成电路的构造的电路图。 [0017] 图9是例示了根据实施方式的管道寄存器的操作的定时图。 具体实施方式[0018] 各种实施方式涉及能够提高用于控制管道寄存器的操作所采用的控制信号与从管道寄存器输出的数据之间的定时裕度的管道寄存器及包括该管道寄存器的半导体设备。 [0019] 将在下面参照所附的附图来描述本公开的各种实施方式。 [0020] 图1是例示了根据实施方式的半导体设备的构造的框图。 [0021] 参照图1，根据实施方式的半导体设备100可以包括存储器区域101、地址解码器102、数据输入/输出电路104和存储器控制电路105。 [0022] 存储器区域101可以包括多个存储器单元，多个存储器单元可以包括易失性存储器和非易失性存储器中的至少一种。易失性存储器的示例可以包括静态RAM(SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)。非易失性存储器的示例可以包括只读存储器(ROM)、可编程ROM(PROM)、电可擦除可编程ROM(EEPROM)、电可编程ROM(EPROM)、闪存、相变RAM(PRAM)、磁RAM(MRAM)、电阻RAM(RRAM)和铁电RAM(FRAM)。存储器区域101的存储器单元可以分类为多个单位存储器区域，例如，多个存储体BK0至BKn‑1，其中n是自然数。 [0023] 地址解码器102可以联接到存储器控制电路105和存储器区域101。地址解码器102可以对从存储器控制电路105提供的地址信号解码，并且响应于解码结果而访问存储器区域101。 [0024] 数据输入/输出电路104可以联接到存储器区域101。数据输入/输出电路104可以与外部系统或存储器区域101交换数据。数据输入/输出电路104可以包括管道寄存器。数据输入/输出电路104可以基于读取使能信号锁存从存储器区域101输出的数据，并且基于时钟信号CLKE向半导体设备100的外部输出数据。时钟信号CLKE可以在从读取使能信号的激活时间起的第一时间从半导体设备100的外部提供。 [0025] 存储器控制电路105可以联接到存储器区域101、地址解码器102和数据输入/输出电路104。存储器控制电路105可以执行与半导体设备100的测试操作、读取操作、写入操作和地址处理相关的控制操作。存储器控制电路105可以接收命令CMD、地址ADD和时钟信号CLKE。存储器控制电路105可以向数据输入/输出电路104提供由地址解码器102解码后的地址。时钟信号CLKE可以从半导体设备的外部(例如，存储器控制器或主机系统)提供。 [0026] 输入/输出焊盘单元106可以接收命令CMD、地址ADD和时钟信号CLKE，并且包括被构造为输入/输出数据DQ的多个焊盘107。 [0027] 图2是例示了根据实施方式的管道寄存器201的构造的框图。 [0028] 参照图2，管道寄存器201可以包括多个寄存器组(即，第一寄存器组202和第二寄存器组203)、第一开关204、第二开关205和管道控制电路300。管道寄存器201可以还包括锁存器206。 [0029] 图2示出了管道寄存器201的构造示例，其中图1的半导体设备100根据读取命令，通过多个存储体BK0至BKn‑1当中的两个存储体输出数据。因此，多个寄存器单元202‑0至202‑n和203‑0至203‑n可以分别划分为分别对应于两个存储体的第一寄存器组202和第二寄存器组203。第一寄存器组202可以指配给两个存储体中的第一存储体BKX，而第二寄存器组203可以指配给两个存储体中的第二存储体BKY。 [0030] 多个寄存器组202和203可以响应于多个控制信号PCHB_BKX、PCHB_BKY、POUT_BKX [0031] 在下文中，DATA_BKX被称为第一体数据，DATA_BKY被称为第二体数据，PCHB_BKX和POUT_BKX [0032] 第一寄存器组202可以响应于第一锁存控制信号PCHB_BKX和POUT_BKX [0033] 第二寄存器组203可以响应于第二锁存控制信号PCHB_BKY和POUT_BKY [0034] 第一开关204可以响应于第一选择信号SELBKX而将第一初步数据DOUTB_BKX传送到锁存器206。第一开关204可以在第一选择信号SELBKX被激活时将第一初步数据DOUTB_BKX传送到锁存器206，并且在第一选择信号SELBKX未被激活时阻止将第一初步数据DOUTB_BKX传送到锁存器206。 [0035] 第二开关205可以响应于第二选择信号SELBKY而将第二初步数据DOUTB_BKY传送到锁存器206。第二开关205可以在第二选择信号SELBKY被激活时将第二初步数据DOUTB_BKY传送到锁存器206，并且在第二选择信号SELBKY未被激活时阻止将第二初步数据DOUTB_BKY传送到锁存器206。 [0036] 锁存器206可以锁存第一初步数据DOUTB_BKX和第二初步数据DOUTB_BKY作为输出数据DOUT。 [0037] 管道控制电路300可以接收读取使能信号RDEN和时钟信号CLKE，并且输出用于控制寄存器组202和203、第一开关204和第二开关205的多个控制信号。多个控制信号可以包括第一锁存控制信号PCHB_BKX和POUT_BKX [0038] 管道控制电路300可以通过对在从读取使能信号RDEN的激活时间起的第一时间被激活的时钟信号CLKE进行分频，来生成参考定时信号。管道控制电路300可以基于读取使能信号RDEN和参考定时信号，生成第一锁存控制信号PCHB_BKX和POUT_BKX [0039] 图3是例示了图2所示的寄存器单元202‑0的示例构造的电路图。 [0040] 参照图3，寄存器单元202‑0可以包括第一晶体管211至第三晶体管213、第一锁存器214和第二锁存器215。第一寄存器组202和第二寄存器组203的寄存器单元可以与寄存器单元202‑0以相同方式来构造，除了输入于寄存器单元的信号和从寄存器单元输出的信号的名称可以不同之外。 [0041] 第一晶体管211可以具有联接至电源端子的源极端子、联接到节点ND1的漏极端子、以及被构造为接收第一锁存控制信号PCHB_BKX的栅极端子。第二晶体管212可以具有联接到节点ND1的漏极端子和被构造为接收与其顺序相对应的第一锁存控制信号POUT_BKX<0>的栅极端子。第三晶体管213可以具有联接到接地端子的源极端子、被构造为接收第一体数据DATA_BKX的栅极端子、以及被构造为联接到第二晶体管212的源极端子的漏极端子。第三晶体管213可以通过节点ND1输出第一初步数据DOUTB_BKX。第一锁存器214可以联接到第三晶体管213的栅极端子并且锁存第一体数据DATA_BKX。第二锁存器215可以联接到节点ND1并且锁存第一初步数据DOUTB_BKX。 [0042] 随着第一锁存控制信号PCHB_BKX被激活为低电平，寄存器单元202‑0可以将节点ND1预充电为高电平。当第一锁存控制信号POUT_BKX<0>被激活为高电平时，寄存器单元202‑0可以将节点ND1维持为作为根据已经执行的预充电操作的电平的高电平，或者驱动为根据第一体数据DATA_BKX的电平的低电平，并且因此生成第一初步数据DOUTB_BKX。例如，当第一体数据DATA_BKX具有低电平时，第三晶体管213截止，因此第一初步数据DOUTB_BKX输出为高电平。输出数据DOUT被图2的锁存器206转换，并且可以输出为与第一体数据DATA_BKX相同的低电平。当第一体数据DATA_BKX具有高电平时，第三晶体管213导通，因此节点ND1被驱动为低电平并且第一初步数据DOUTB_BKX被输出为低电平。输出数据DOUT被图2的锁存器206转换，并且可以输出为与第一体数据DATA_BKX相同的高电平。 [0043] 图4是例示了图2的管道控制电路300的构造的框图。 [0044] 参照图4，管道控制电路300可以包括参考定时信号生成电路400、锁存控制信号生成电路500和选择信号生成电路600。 [0045] 参考定时信号生成电路400可以接收时钟信号CLKE并输出参考定时信号TBKX和TBKY，例如，第一参考定时信号TBKX和第二参考定时信号TBKY。参考定时信号生成电路400可以根据时钟信号CLKE生成第一参考定时信号TBKX和第二参考定时信号TBKY。 [0046] 锁存控制信号生成电路500可以接收第一参考定时信号TBKX和第二参考定时信号TBKY，并输出第一锁存控制信号PCHB_BKX和POUT_BKX [0047] 选择信号生成电路600可以接收第一参考定时信号TBKX和第二参考定时信号TBKY，并输出第一选择信号SELBKX和第二选择信号SELBKY。选择信号生成电路600可以分别根据第一参考定时信号TBKX和第二参考定时信号TBKY生成第一选择信号SELBKX和第二选择信号SELBKY。 [0048] 图5是例示了图4的参考定时信号生成电路400的构造的电路图。 [0049] 参照图5，参考定时信号生成电路400可以被构造为对时钟信号CLKE进行分频并生成第一参考定时信号TBKX和第二参考定时信号TBKY的分频器电路。图5示出了被构造为将时钟信号CLKE分频为两个信号并且基于分频后的信号生成第一参考定时信号TBKX和第二参考定时信号TBKY的分频器电路的示例。 [0050] 参考定时信号生成电路400可以包括多个触发器401至404以及多个逻辑门405至410。第一触发器401可以通过第一逻辑门405在时钟端子处接收时钟信号CLKE并且将通过使其输出端子Q的输出信号在第二逻辑门406处进行反相而生成的反相输出信号反馈回其输入端子D。第二触发器402可以在时钟端子处联接至第一触发器401的输出端子，并将通过使其输出端子Q的输出信号在第三逻辑门407处进行反相所生成的反相输出信号反馈回其输入端子D。第二触发器402可以在输出端子Q输出第一参考定时信号TBKX。第三触发器403可以在时钟端子处接收由第四逻辑门408反相的反相时钟信号CLKE，并且将通过使其输出端子Q的输出信号在第五逻辑门409处进行反相而生成的反相输出信号反馈回其输入端子D。第四触发器404可以在时钟端子处联接至第三触发器403的输出端子，并且将通过使其输出端子Q的输出信号在第六逻辑门410处进行反相所生成的反相输出信号反馈回其输入端子D。第四触发器404可以在输出端子Q处输出第二参考定时信号TBKY。如图5所示，每个触发器401至404可以接收复位信号RST。 [0051] 图6是例示了图4的锁存控制信号生成电路500的第一逻辑电路510的构造的电路图。 [0052] 参照图6，第一逻辑电路510可以基于第一参考定时信号TBKX和第二参考定时信号TBKY生成作为第一锁存控制信号PCHB_BKX和POUT_BKX [0053] 第一逻辑电路510可以包括多个逻辑门511至516。逻辑门511至513可以将第一参考定时信号TBKX反相，对第一参考定时信号TBKX的反相与读取使能信号RDEN进行与(AND)运算，并输出与运算结果作为第一锁存控制信号PCHB_BKX和POUT_BKX [0054] 图7A是例示了第二逻辑电路520的第一子逻辑电路520‑1的构造的电路图，图7B是例示了第二逻辑电路520的第二子逻辑电路520‑2的构造的电路图，而图7C是例示了第二逻辑电路520的操作的定时图。在下文中，将参照图7A至图7C描述第二逻辑电路520的构造和操作。 [0055] 第二逻辑电路520可以被构造为掩蔽电路，其选择第一锁存控制信号PCHB_BKX和第二锁存控制信号PCHB_BKY的脉冲当中的对应于期望定时的脉冲，同时掩蔽其它脉冲，并且输出第一锁存控制信号POUT_BKX [0056] 参照图7A，第二逻辑电路520的第一子逻辑电路520‑1可以根据第一锁存控制信号PCHB_BKX和第二锁存控制信号PCHB_BKY生成初步信号Q_B0<0:1>、QB_B0<0:1>、Q_B1<0:1>和QB_B1<0:1>。第一子逻辑电路520‑1可以包括多个触发器521、523、524和526以及多个逻辑门522和525。第一触发器521可以在时钟端子处接收第一锁存控制信号PCHB_BKX并且将来自其反相输出端子/Q的反相输出信号QB_B0<0>反馈回其输入端子D。第一触发器521可以在输出端子Q生成输出信号Q_B0<0>并且在反相输出端子/Q生成反相输出信号QB_B0<0>。第二触发器523可以在时钟端子处接收第一锁存控制信号PCHB_BKX。第二触发器523可以在输出端子Q生成输出信号Q_B0<1>，并且在反相输出端子/Q生成反相输出信号QB_B0<1>。第一逻辑门522可以对第一触发器521的输出端子Q的逻辑电平与第二触发器523的输出端子Q的逻辑电平执行异或(XOR)运算，并将异或运算结果提供给第二触发器523的输入端子D。第三触发器524可以在时钟端子处接收第二锁存控制信号PCHB_BKY，并将来自其反相输出端子/Q的反相输出信号QB_B1<0>反馈回其输入端子D。第三触发器524可以在输出端子Q生成输出信号Q_B1<0>，并且在反相输出端子/Q生成反相输出信号QB_B1<0>。第四触发器526可以在时钟端子处接收第二锁存控制信号PCHB_BKY。第四触发器526可以在输出端子Q生成输出信号Q_B1<1>，并且在反相输出端子/Q生成反相输出信号QB_B1<1>。第二逻辑门525可以对第三触发器524的输出端子Q的逻辑电平与第四触发器526的输出端子Q的逻辑电平执行异或运算，并将异或运算结果提供给第四触发器526的输入端子D。 [0057] 参照图7B，第二逻辑电路520的第二子逻辑电路520‑2可以根据初步信号Q_B0<0:1>、QB_B0<0:1>、Q_B1<0:1>和QB_B1<0:1>生成第一锁存控制信号PCHB_BKX和POUT_BKX [0058] 第二逻辑电路520可以基于第一锁存控制信号PCHB_BKX和第二锁存控制信号PCHB_BKY，生成初步信号Q_B0<0:1>、QB_B0<0:1>、Q_B1<0:1>和QB_B1<0:1>并且通过将初步信号Q_B0<0:1>、QB_B0<0:1>、Q_B1<0:1>和QB_B1<0:1>与第一锁存控制信号PCHB_BKX和第二锁存控制信号PCHB_BKY彼此不同地组合来执行掩蔽操作，使得第一锁存控制信号POUT_BKX [0059] 图8是例示了图4的选择信号生成电路600的构造的电路图。 [0060] 参照图8，选择信号生成电路600可以包括第一选择信号生成单元610和第二选择信号生成单元620。 [0061] 第一选择信号生成单元610可以根据第一参考定时信号TBKX生成第一选择信号SELBKX。第一选择信号生成单元610可以包括延迟器611和多个逻辑门612至614。延迟器611可以将第一参考定时信号TBKX延迟预定时间并且第一逻辑门612可以将延迟后的第一参考定时信号反相。第二逻辑门613和第三逻辑门614对第一参考定时信号TBKX和第一逻辑门612的输出执行与(AND)运算并且输出与运算结果作为第一选择信号SELBKX。如本文中关于参数所使用的词语“预定”(诸如预定时间和预定时间间隔)意指在过程或算法中使用该参数之前确定该参数的值。对于一些实施方式，在过程或算法开始之前确定参数的值。在其它实施方式中，在过程或算法期间但在过程或算法中使用参数之前确定参数的值。 [0062] 第二选择信号生成单元620可以根据第二参考定时信号TBKY生成第二选择信号SELBKY。第二选择信号生成单元620可以包括延迟器621和多个逻辑门622至624。延迟器621可以将第二参考定时信号TBKY延迟预定时间并且第一逻辑门622可以将延迟后的第二参考定时信号反相。第二逻辑门623和第三逻辑门624对第二参考定时信号TBKY和第一逻辑门622的输出执行与运算并且输出与运算结果作为第二选择信号SELBKY。 [0063] 图9是例示了根据实施方式的管道寄存器201的操作的定时图。参照图1至图9，将描述管道寄存器201的操作。 [0064] 当读取命令从外部输入至半导体设备100时，读取使能信号RDEN可以被生成并且时钟信号CLKE可以以按照半导体设备的操作规范而预先确定的时间间隔从外部输入到半导体设备100。可以在半导体设备100中生成读取使能信号RDEN，并且可以在读取使能信号RDEN被激活之后的第一时间向半导体设备100输入时钟信号CLKE。在实施方式中，时钟信号在读取使能信号的激活时间期间进行高低切换，例如如图9所示。 [0065] 第一寄存器组202的寄存器单元202‑0至202‑n可以响应于第一锁存控制信号PCHB_BKX而执行预充电操作。第一锁存控制信号PCHB_BKX可以在时钟信号CLKE的脉冲当中的与其相对应的脉冲被激活之前具有预切换(pre‑toggle)区段。在这种情况下，第一锁存控制信号PCHB_BKX可以在时钟信号CLKE的第一脉冲之前具有预切换区段。因此，第一寄存器组202可以在时钟信号CLKE的相应脉冲被激活之前准备好输出数据。 [0066] 第二寄存器组203的寄存器单元203‑0至203‑n可以响应于第二锁存控制信号PCHB_BKY而执行预充电操作。第二锁存控制信号PCHB_BKY可以在时钟信号CLKE的脉冲当中与其相对应的脉冲被激活之前具有预切换区段。在这种情况下，第二锁存控制信号PCHB_BKY可以在时钟信号CLKE的第二脉冲之前具有预切换区段。因此，第二寄存器组203可以在时钟信号CLKE的相应脉冲被激活之前准备好输出数据。 [0067] 第一寄存器组202和第二寄存器组203可以基于第一锁存控制信号POUT_BKX<0:3>和第二锁存控制信号POUT_BKY<0:3>依次输出第一初步数据DOUTB_BKX和第二初步数据DOUTB_BKY。也就是说，第一寄存器组202可以响应于第一锁存控制信号POUT_BKX<0:3>而输出第一初步数据DOUTB_BKX，例如D0_B、D2_B、D4_B和D6_B。第二寄存器组203可以响应于第二锁存控制信号POUT_BKY<0:3>而输出第二初步数据DOUTB_BKY，例如，D1_B、D3_B、D5_B和D7_B。 [0068] 根据第一选择信号SELBKX和第二选择信号SELBKY交替地选择第一初步数据DOUTB_BKX(例如，D0_B、D2_B、D4_B和D6_B)以及第二初步数据DOUTB_BKY(例如，D1_B、D3_B、D5_B和D7_B)，并且可以与时钟信号CLKE同步地生成输出数据DOUT，例如，D0、D1、D2、D3、D4、D5、D6和D7。 [0069] 如上所述，在各个实施方式中，基于每个具有预切换区段的第一锁存控制信号PCHB_BKX和第二锁存控制信号PCHB_BKY，半导体设备可以在比时钟信号CLKE的脉冲当中与其相对应的脉冲早的时间点准备好输出数据，因此在没有管道寄存器201的数据处理延迟或使管道寄存器201的数据处理延迟最小化的情况下，与时钟信号同步地向半导体设备的外部输出数据。因此，在实施方式中，半导体设备100可以减小用于控制管道寄存器201的操作所采用的控制信号与从管道寄存器201输出的数据之间的定时裕度，并提高其操作速度。 [0070] 虽然以上已经描述了各种实施方式，但是本领域的技术人员将理解，在不脱离本公开的精神和范围的情况下，可以对其进行各种变型和修改。应当理解，上述实施方式仅为示例，并且本公开不限于这些实施方式。本公开的范围可以在所附权利要求而不是所描述的实施方式中限定，并且本公开涵盖落入权利要求及其等同物的范围内的所有此类变型和修改。 [0071] 相关申请的交叉引用 [0072] 本申请要求于2022年11月15日在韩国知识产权局提交的韩国申请No.10‑2022‑0152693的优先权，其通过引用整体并入本文中。 |
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