1.一种存储电路，其特征在于，包括多个存储块、主要输入输出电路、全局位线；
每一所述存储块中包括存储阵列以及与所述存储阵列连接的本地输入输出电路；其中，所述本地输入输出电路中包括本地控制电路；
所述主要输入输出电路中包括全局预充电单元；所述全局预充电单元用于对所述全局位线进行全局预充电；
所述本地控制电路被配置为：在所述全局预充电单元停止对所述全局位线进行全局预充电之前，对所述全局位线进行预充电；并且，在完成预充电之后，将来自所述存储阵列中的读取信号输出至所述全局位线。
2.根据权利要求1所述的存储电路，其特征在于，
所述存储电路包括第一电压端、第二电压端；
所述本地输入输出电路中还包括：灵敏放大电路；所述灵敏放大电路包括第一输入端、第一输出端、灵敏放大使能端、预充电压端；
所述主要输入输出电路中还包括锁存器；
所述全局预充电单元、所述锁存器、所述本地控制电路均与所述全局位线连接；
所述本地控制电路包括第二输入端、第二输出端、本地预充信号端，且所述本地控制电路与所述第一电压端、所述第二电压端连接；
所述第一输入端连接到所述存储阵列，所述第一输出端连接到所述第二输入端；所述第二输出端连接到所述全局位线；
所述灵敏放大电路被配置为：在所述灵敏放大使能端和所述预充电压端的信号控制下，对所述第一输入端接收的来自所述存储单元的读取信号进行放大后，通过所述第一输出端输出至所述本地控制电路；
所述本地控制电路还被配置为：在所述全局预充电单元停止对所述全局位线进行全局预充电之前，在所述本地预充信号端和所述第二输入端的信号控制下，将所述第一电压端的电位输出所述第二输出端对所述全局位线进行预充电；并且，在完成预充电之后，根据所述第二输入端输入的读取信号，将所述第一电压端或所述第二电压端的电位通过所述第二输出端输出至所述全局位线。
3.根据权利要求2所述的存储电路，其特征在于，
所述本地控制电路包括第一反相器、第一N型晶体管、第一P型晶体管、第二P型晶体管；
所述第一反相器的输入端与所述第一输出端连接，所述第一反相器的输出端连接到所述第一N型晶体管的栅极和所述第二P型晶体管的栅极；
所述第一P型晶体管的栅极连接到所述本地预充信号端，所述第一P型晶体管的源极与所述第一电压端连接，所述第一P型晶体管的漏极与所述第二P型晶体管的源极连接，所述第二P型晶体管的漏极连接到所述全局位线；所述第一N型晶体管的源极与所述第二电压端连接，所述第一N型晶体管的漏极连接到所述全局位线。
4.根据权利要求3所述的存储电路，其特征在于，
所述本地控制电路还包括第二反相器；所述第二反相器的输入端与所述本地预充信号端连接，所述第二反相器的输出端与所述预充电压端连接。
5.根据权利要求1‑4任一项所述的存储电路，其特征在于，
所述全局预充电单元包括第三P型晶体管、全局预充信号端；
所述第三P型晶体管的栅极与所述全局预充信号端连接，所述第三P型晶体管的源极连接到所述第一电压端，所述第三P型晶体管的漏极连接到所述全局位线。
6.根据权利要求1‑5任一项所述的存储电路，其特征在于，
所述主要输入输出电路还包括延迟模块；
所述延迟模块与所述全局位线、所述灵敏放大使能端、所述锁存器连接；
所述延迟模块被配置为通过对所述全局位线上的信号进行延迟，并在所述灵敏放大使能端的信号控制下，向所述锁存器输出控制信号，以使得所述锁存器对所述全局位线上的信号锁存后提前关闭。
7.根据权利要求6所述的存储电路，其特征在于，
所述延迟模块包括延迟链、与非门、第三反相器；
所述延迟链的输入端与所述全局位线连接，所述延迟链的输出端与所述与非门的第一输入端连接，所述与非门的第二输入端与所述灵敏放大使能端连接；
所述与非门的输出端连接到所述锁存器的反相控制端和所述第三反相器的输入端；
所述第三反相器的输出端连接到所述锁存器的正相控制端。
8.根据权利要求2‑7任一项所述的存储电路，其特征在于，
所述灵敏放大电路中包括：第四P型晶体管、第五P型晶体管、第六P型晶体管、第七P型晶体管、第二N型晶体管、第三N型晶体管、第四N型晶体管、第五N型晶体管、第六N型晶体管、第一节点、第二节点；
所述第一输入端包括：第一放大输入端和第二放大输入端；
所述第四P型晶体管的栅极和所述第六P型晶体管的栅极均连接到所述预充电压端；所述第四P型晶体管、所述第五P型晶体管、所述第六P型晶体管、所述第七P型晶体管的源极均连接到所述第一电压端；所述第四P型晶体管和所述第五P型晶体管的漏极均连接所述第一节点，所述第六P型晶体管、所述第七P型晶体管的漏极连接所述第二节点；所述第五P型晶体管的栅极连接到所述第二节点；所述第七P型晶体管的栅极连接到所述第一节点，且所述第一节点连接到所述第一输出端；
所述第二N型晶体管和所述第三N型晶体管的栅极均连接到隔离信号控制端，所述第二N型晶体管的源极连接到所述第一放大输入端，所述第二N型晶体管的漏极连接到所述第二节点；所述第三N型晶体管的源极连接到所述第二放大输入端，所述第三N型晶体管的漏极连接到所述第一节点；
所述第四N型晶体管的栅极与所述第一节点连接，所述第四N型晶体管的漏极连接到所述第二节点，所述第四N型晶体管的源极连接到所述第六N型晶体管的漏极；
所述第五N型晶体管的栅极与所述第二节点连接，所述第五N型晶体管的漏极连接到所述第一节点，所述第五N型晶体管的源极连接到所述第六N型晶体管的漏极；
所述第六N型晶体管的栅极连接到所述灵敏放大使能端，所述第六N型晶体管的源极连接到所述第二电压端。
9.根据权利要求1‑8任一项所述的存储电路，其特征在于，
所述锁存器包括第八P型晶体管、第九P型晶体管、第十P型晶体管、第十一P型晶体管、第七N型晶体管、第八N型晶体管、第九N型晶体管、第十N型晶体管、第四反相器、正相控制端、反相控制端；
所述第八P型晶体管的栅极连接到所述反相控制端，所述第八P型晶体管的源极连接到所述第一电压端，所述第八P型晶体管的漏极连接到所述第九P型晶体管的源极；
所述第九P型晶体管的栅极连接到所述全局位线，所述第九P型晶体管的漏极连接到所述第四反相器的输入端；所述第四反相器的输出端连接到所述锁存器的输出端；
所述第十P型晶体管的栅极连接到所述正相控制端，所述第十P型晶体管的源极连接到所述第一电压端，所述第十P型晶体管的漏极连接到所述第十一P型晶体管的源极；
所述第十一P型晶体管的栅极连接到所述第四反相器的输出端，所述第十一P型晶体管的漏极连接到所述第四反相器的输入端；
所述第七N型晶体管的栅极连接到所述全局位线，所述第七N型晶体管的漏极连接到所述第四反相器的输入端，所述第七N型晶体管的源极连接到所述第八N型晶体管的漏极；
所述第八N型晶体管的栅极连接到所述正相控制端，所述第八N型晶体管的源极连接到所述第二电压端；
所述第九N型晶体管的栅极连接到所述第四反相器的输出端，所述第九N型晶体管的漏极连接到所述第四反相器的输入端，所述第九N型晶体管的源极连接到所述第十N型晶体管的漏极；
所述第十N型晶体管的栅极连接到所述反相控制端，所述第十N型晶体管的源极连接到所述第二电压端。
10.一种如权利要求1‑9任一项所述的存储电路的控制方法，其特征在于，包括：
预充电阶段：
控制所述全局预充电单元开启，向所述全局位线进行全局预充电；并在所述全局预充电单元关闭之前，控制所述本地控制电路向所述全局位线进行预充电；
数据读取阶段：
控制所述本地控制电路将来自所述存储阵列的读取信号输出至所述全局位线。
11.一种存储装置，其特征在于，包括控制器以及如权利要求1‑9任一项所述的存储电路，所述存储电路与所述控制器电连接。
12.一种电子设备，其特征在于，包括印刷线路板以及如权利要求11所述的存储装置；
所述存储装置与所述印刷线路板电连接。