一种移位寄存器、驱动电路、显示面板和显示装置 |
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| 申请号 | CN202410091448.2 | 申请日 | 2024-01-23 | 公开(公告)号 | CN118053370A | 公开(公告)日 | 2024-05-17 |
| 申请人 | 武汉天马微电子有限公司; | 发明人 | 奚苏萍; | ||||
| 摘要 | 本 发明 实施例 提供一种移位寄存器、驱动 电路 、 显示面板 和显示装置。移位寄存器中：第一输入单元用于向第一 节点 写入 信号 ；第一输出单元的控制端与第一节点耦接，第一输出单元的第一端接收第一 电压 信号，第一输出单元的第二端耦接信号输出端；第二输入单元用于向第二节点写入信号；第二输出单元的控制端与第二节点耦接，第二输出单元的第一端接收第一 时钟信号 ，第二输出单元的第二端耦接信号输出端；维持单元的输出端与第二节点耦接，维持单元用于至少在第一输出单元关闭且第二输出单元开启的时段维持第二节点的电位，保证在信号输出端输出使能信号的时段维持第二节点的电位，保证信号输出端的输出状态。 | ||||||
| 权利要求 | 1.一种移位寄存器，其特征在于，所述移位寄存器包括第一输入单元、第二输入单元、第一输出单元、第二输出单元和维持单元； |
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| 说明书全文 | 一种移位寄存器、驱动电路、显示面板和显示装置技术领域[0001] 本发明涉及显示技术领域，尤其涉及一种移位寄存器、驱动电路、显示面板和显示装置。 背景技术[0002] 随着显示技术的发展，高分辨率、窄边框的显示面板已成为显示领域的主流发展趋势之一，为此出现了阵列基板栅极驱动(gate driver on array，GOA)电路。GOA电路是指将显示面板的栅极驱动电路直接集成在阵列基板的非显示区后形成的电路，其能代替阵列基板外接的驱动芯片，具有成本低、工序少、产能高等优点。现有技术的栅极驱动电路中移位寄存器的输出会存在波动，影响显示效果。 发明内容[0003] 本发明实施例提供一种移位寄存器、驱动电路、显示面板和显示装置，以解决移位寄存器输出存在波动影响显示效果的技术问题。 [0004] 第一方面，本发明实施例提供一种移位寄存器，移位寄存器包括第一输入单元、第二输入单元、第一输出单元、第二输出单元和维持单元； [0006] 第二输入单元与第二节点耦接，第二输入单元用于向第二节点写入信号；第二输出单元的控制端与第二节点耦接，第二输出单元的第一端接收第一时钟信号，第二输出单元的第二端耦接信号输出端； [0007] 维持单元的输出端与第二节点耦接，维持单元用于至少在第一输出单元关闭且第二输出单元开启的时段维持第二节点的电位。 [0008] 第二方面，基于同一发明构思，本发明实施例还提供一种驱动电路，包括本申请任意实施例提供的移位寄存器，多个移位寄存器级联设置。 [0009] 第三方面，基于同一发明构思，本发明实施例还提供一种显示面板，包括本申请任意实施例提供的驱动电路。 [0010] 第四方面，基于同一发明构思，本发明实施例还提供一种显示装置，包括本申请任意实施例提供的显示面板。 [0011] 本发明实施例提供的移位寄存器、驱动电路、显示面板和显示装置，具有如下有益效果：在移位寄存器中设置维持单元，维持单元的输出端与第二节点耦接，维持单元能够至少在第一输出单元关闭且第二输出单元开启的时段开启向第二节点写入信号。通过直接向第二节点写入信号的方式将第二节点的电位波动拉平，由此能够维持第二节点的电位稳定性，保证在信号输出端输出使能信号的时段维持第二节点的电位，保证信号输出端的输出状态。应用在显示面板中能够避免显示异常。附图说明 [0012] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。 [0013] 图1为相关技术中一种移位寄存器示意图； [0014] 图2为相关技术中另一种移位寄存器示意图； [0015] 图3为图2提供的一种移位寄存器的时序图； [0016] 图4为本发明实施例提供的一种移位寄存器示意图； [0017] 图5为本发明实施例提供的另一种移位寄存器示意图； [0018] 图6为图5实施例提供的移位寄存器的一种时序图； [0019] 图7为本发明实施例提供的另一种移位寄存器示意图； [0020] 图8为本发明实施例提供的另一种移位寄存器示意图； [0021] 图9为本发明实施例提供的另一种移位寄存器示意图； [0022] 图10为本发明实施例提供的另一种移位寄存器示意图； [0023] 图11为本发明实施例提供的另一种移位寄存器示意图； [0024] 图12为本发明实施例提供的移位寄存器的另一种时序图； [0025] 图13为本发明实施例提供的另一种移位寄存器示意图； [0026] 图14为本发明实施例提供的一种驱动电路示意图； [0027] 图15为本发明实施例提供的一种显示面板示意图； [0028] 图16为本发明实施例提供的一种显示装置示意图。 具体实施方式[0029] 为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。 [0030] 在本发明实施例中使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本发明。在本发明实施例和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。 [0031] 应当理解，尽管在本发明实施例中可能采用术语第一、第二来描述XX，但这些XX不应限于这些术语。这些术语仅用来将XX彼此区分开。例如，在不脱离本发明实施例范围的情况下，第一XX也可以被称为第二XX，类似地，第二XX也可以被称为第一XX。 [0032] 图1为相关技术中一种移位寄存器示意图，如图1所示，移位寄存器包括第一输入单元01、第二输入单元02、第一输出单元03、第二输出单元04。第一输入单元01用于向第一节点N1′写入信号；第一输出单元03的控制端与第一节点N1′耦接，第一输出单元03的第一端接收第一电压信号V1′，第一输出单元03的第二端耦接信号输出端out′；第二输入单元02用于向第二节点N2′写入信号；第二输出单元04的控制端与第二节点N2′耦接，第二输出单元04的第一端接收第一时钟信号CK′，第二输出单元04的第二端耦接信号输出端out′。第一输出单元03包括第一输出晶体管TFT1′和第一电容C1′，第二输出单元04包括第二输出晶体管TFT2′和第二电容C2′。比如第一节点N1′为低电位时控制第一输出晶体管TFT1′开启，第二节点N2′为低电位时控制第二输出晶体管TFT2′开启。由于第一时钟信号CK′为高低电平频繁切换的信号，受第二输出晶体管TFT2′寄生电容的影响，会使得第二节点N2′的电位出现波动，进而影响信号输出端out′的输出。 [0033] 在另一种相关技术中，图2为相关技术中另一种移位寄存器示意图，图3为图2提供的一种移位寄存器的时序图。如图2所示，移位寄存器还包括稳压单元05，稳压单元05与第二节点N2′耦接，稳压单元05用于维持第二节点N2′的电位，稳压单元05包括第一晶体管051和第二晶体管052。第一晶体管051的控制端与第一节点N1′耦接，第一端接收第一电压信号V1′、第二端连接到第三节点N3′。第二晶体管052的控制端接收第一时钟信号CK′，第一端连接到第三节点N3′，第二端连接到第二节点N2′。结合图3来看，在第一节点N1′为低电平、第一时钟信号CK′为低电平的时段，如在t2′时段，第一晶体管051和第二晶体管052均开启，将第一电压信号V1′的高电平写入到第二节点N2′，维持第二节点N2′的高电平，使得第二输出晶体管TFT2′关闭，保持信号输出端out′输出高电平。在第一时钟信号CK′为高电平的时段，如在t3′时段，第二晶体管052关闭，锁住第二节点N2′的高电位，使得第二节点N2′维持高电平。而在第一节点N1′为高电平时，第三节点N3′被锁死，在第一时钟信号CK′为低电平的时候，第三节点N3′浮置状态的高电平会影响第二节点N2′，如在t1′时段、即信号输出端out′输出低电平的时段，会使得第二节点N2′的低电位受到波动，从而影响输出，而信号输出端out′输出的低电平作为其控制的晶体管的使能信号。另外，在这个方案中，第二晶体管052的控制端接收第一时钟信号CK′，第一时钟信号CK′为高低电平频繁切换的信号，第二节点N2′的电位也会受第二晶体管052寄生电容的影响产生波动，而第二节点N2′的电位波动会影响第二输出晶体管TFT2′的工作状态，从而影响信号输出端out′的输出状态。在移位寄存器中设置稳压单元05之后，在第二输出晶体管TFT2′开启且第一输出晶体管TFT1′关闭的时段(t1′时段)，对第二节点N2′的低电位维持效果较差。 [0034] 为了解决相关技术存在的问题，本申请实施例中提供一种移位寄存器，移位寄存器中设置有维持单元，在第一输出单元关闭且第二输出单元开启的时段移位寄存器的信号输出端输出使能信号，维持单元能够至少在信号输出端输出使能信号的时段维持第二节点的电位，保证信号输出端的输出状态。 [0035] 图4为本发明实施例提供的一种移位寄存器示意图，如图4所示，移位寄存器包括第一输入单元10、第二输入单元20、第一输出单元30、第二输出单元40和维持单元50；第一输入单元10与第一节点N1耦接，第一输入单元10用于向第一节点N1写入信号；第一输出单元30的控制端与第一节点N1耦接，第一输出单元30的第一端接收第一电压信号V1，第一输出单元30的第二端耦接信号输出端out；第二输入单元20与第二节点N2耦接，第二输入单元20用于向第二节点N2写入信号；第二输出单元40的控制端与第二节点N2耦接，第二输出单元40的第一端接收第一时钟信号CK，第二输出单元40的第二端耦接信号输出端out。维持单元50的输出端与第二节点N2耦接，维持单元50用于至少在第一输出单元30关闭且第二输出单元40开启的时段维持第二节点N2的电位。 [0036] 可选的，如图4所示，第一输出单元30包括第一输出管T1和第一电容C1，第二输出单元40包括第二输出管T2和第二电容C2。图4以第一输出管T1和第二输出管T2均为p型管为例。其中，第一节点N1的电位控制第一输出管T1开启，能够将第一电压信号V1的高电平提供给信号输出端out。第二节点N2的电位控制第二输出管T2开启，能够将第一时钟信号CK的电平提供给信号输出端out。在第一输出单元30关闭且第二输出单元40开启的时段，信号输出端out输出第一时钟信号CK提供的低电平、作为使能信号控制与信号输出端out耦接的晶体管开启。也就是，在第一输出单元30关闭且第二输出单元40开启的时段，第二节点N2的电位稳定性非常重要。 [0037] 本发明实施例提供的移位寄存器中设置维持单元50，维持单元50的输出端与第二节点N2耦接，维持单元50能够至少在第一输出单元30关闭且第二输出单元40开启的时段开启向第二节点N2写入信号。在上述时段能够通过向直接第二节点N2写入信号的方式将第二节点N2的电位波动拉平，由此能够维持第二节点N2的电位稳定性，保证在信号输出端out输出使能信号的时段维持第二节点N2的电位，保证信号输出端out的输出状态。应用在显示面板中能够避免显示异常。 [0038] 在一些实施方式中，图5为本发明实施例提供的另一种移位寄存器示意图，图6为图5实施例提供的移位寄存器的一种时序图。如图5所示，维持单元50包括第一晶体管M1和第一子单元51；第一晶体管M1的控制端接收第一时钟信号CK，第一晶体管M1的第一端和第一子单元51的输出端耦接第三节点N3，第一晶体管M1的第二端与第二节点N2耦接。在第一输出单元30关闭且第二输出单元40开启的时段：第一子单元51向第三节点N3输入第二电压信号V2，第一晶体管M1开启时将第二电压信号V2写入第二节点N2以维持第二节点N2的电位。该实施方式中，在信号输出端out需要输出使能信号的时段，利用维持单元50中的第一子单元51向第二节点N2直接写入第二电压信号V2，第二电压信号V2能够将第二节点N2的电位波动拉平，从而稳定第二节点N2的电位，保证第二输出单元40的开启状态，由此保证信号输出端out的输出。通过向第二节点N2直接写入电压信号能够减小第二节点N2受第一时钟信号CK信号跳变的影响。 [0039] 以第一电压信号V1为高电平信号，第二电压信号V2为低电平信号为例。结合图6来看，在t2时段，第一节点N1为高电平控制第一输出管T1关闭，第二节点N2为低电平控制第二输出管T2开启。即t2时段为第一输出单元30关闭且第二输出单元40开启的时段。在t2时段，第一子单元51向第三节点N3输入第二电压信号V2，第一晶体管M1在第一时钟信号CK的低电平控制下开启、将第二电压信号V2写入第二节点N2，通过向第二节点N2写入低电平来维持第二节点N2的低电位，由此实现了对第二节点N2的低电位进行很好的维持。 [0040] 在一些实施方式中，图7为本发明实施例提供的另一种移位寄存器示意图，如图7所示，第一子单元51的控制端与第一输出单元30的控制端耦接，图7中以第一子单元51的控制端与第一节点N1耦接进行示意。第一子单元51的第一端接收第二电压信号V2，第一子单元51的第二端与第三节点N3耦接。结合图6中的时序图来看，在t2时段，第一节点N1为低电平控制第一子单元51开启将第二电压信号V2的低电平写入到第三节点N3，第一晶体管M1在第一时钟信号CK的低电平控制下开启将低电平写入到第二节点N2，由此实现了对第二节点N2的低电位进行很好的维持，保证第二输出单元40的开启状态，进而保证信号输出端out的输出。另外，该实施方式中，利用第一节点N1的电位对第一子单元51进行控制，避免了对时钟信号的使用，避免时钟信号的电压跳变对第三节点N3电位的影响，对第三节点N3电位稳定更有利，进而有利于整体电路输出稳定性。 [0041] 如图7所示，第一子单元51包括第二晶体管M2，第二晶体管M2的控制端与第一输出单元30的控制端耦接，第二晶体管M2的第一端接收第二电压信号V2，第二晶体管M2的第二端与第三节点N3耦接。第一子单元51包括一个晶体管，结构简单，并且在应用中第二晶体管M2可以复用显示面板中晶体管的工艺制程。 [0042] 在一种实施例中，第二晶体管M2为n型晶体管，移位寄存器中其他晶体管为p型晶体管。结合图6时序来看，在t2时段，第一节点N1为高电平，第一时钟信号CK为低电平，在第一节点N1的电位控制下第二晶体管M2开启将第二电压信号V2的低电平写入到第三节点N3，在第一时钟信号CK的控制下第一晶体管M1开启将低电平写入到第二节点N2。由此实现了通过向第二节点N2写入信号的方式来稳定第二节点N2的电位，第二节点N2的电位波动能够被写入的信号拉平，实现了对第二节点N2的低电位进行很好的维持。另外，在t1时段，第一时钟信号CK为高电平，则第一晶体管M1关闭，第三节点N3为锁死状态，第三节点N3不会影响第二节点N2的电位。并且在t2时段之后的时段内，第一节点N1为低电平，则第二晶体管M2为关闭状态，第二晶体管M2也不会向第三节点N3写入信号来影响第二节点N2的高电位状态。 [0043] 在一些实施方式中，图8为本发明实施例提供的另一种移位寄存器示意图，如图8所示，第一子单元51的控制端与第二输出单元40的控制端耦接，图8中以第一子单元51的控制端与第二节点N2耦接进行示意。第一子单元51的第一端接收第二电压信号V2，第一子单元51的第二端与第三节点N3耦接。结合图6中的时序图来看，在t2时段，第二节点N2为低电平控制第一子单元51开启将第二电压信号V2的低电平写入到第三节点N3，第一晶体管M1在第一时钟信号CK的低电平控制下开启将低电平写入到第二节点N2，由此实现了对第二节点N2的低电位进行很好的维持，保证第二输出单元40的开启状态，进而保证信号输出端out的输出。另外，该实施方式中，利用第二节点N2的电位对第一子单元51进行控制，避免了对时钟信号的使用，避免时钟信号的电压跳变对第三节点N3电位的影响，对第三节点N3电位稳定更有利，进而有利于整体电路输出稳定性。 [0044] 如图8所示，第一子单元51包括第二晶体管M2，第二晶体管M2的控制端与第二输出单元40的控制端耦接，第二晶体管M2的第一端接收第二电压信号V2，第二晶体管M2的第二端与第三节点N3耦接。第一子单元51包括一个晶体管，结构简单，并且在应用中第二晶体管M2可以复用显示面板中晶体管的工艺制程。 [0045] 在一种实施例中，第二晶体管M2和移位寄存器中其他晶体管均为p型晶体管。结合图6时序来看，在t2时段，第二节点N2为低电平，第一时钟信号CK为低电平，在第二节点N2的电位控制下第二晶体管M2开启将第二电压信号V2的低电平写入到第三节点N3，在第一时钟信号CK的控制下第一晶体管M1开启将低电平写入到第二节点N2。由此实现了通过向第二节点N2写入信号的方式来稳定第二节点N2的电位，第二节点N2的电位波动能够被写入的信号拉平，实现了对第二节点N2的低电位进行很好的维持。另外，在t1时段，第一时钟信号CK为高电平，则第一晶体管M1关闭，第三节点N3为锁死状态，第三节点N3不会影响第二节点N2的电位。并且在t2时段之后的时段内，第二节点N2为高电平，则第二晶体管M2为关闭状态，第二晶体管M2也不会向第三节点N3写入信号来影响第二节点N2的高电位状态。 [0046] 在一些实施方式中，图9为本发明实施例提供的另一种移位寄存器示意图，如图9所示，移位寄存器包括第三晶体管M3，第三晶体管M3第一端耦接第二节点N2，第三晶体管M3的第二端耦接第二输出单元40的控制端，第三晶体管M3的控制端接收第二电压信号V2。第二电压信号V2控制第三晶体管M3为常开状态，第二输入单元20将信号写到第二节点N2，再经由第三晶体管M3将信号下写入第四节点N4，则在第二节点N2和第四节点N4之间存在压差。另外，由于第二输出管T2的控制端与第四节点N4电连接，在第一时钟信号CK由高电平向低电平跳变时，第四节点N4的电位会被耦合拉低，在第三晶体管M3为常开状态下，第四节点N4会向第二节点N2漏流，第四节点N4的电位低于第二节点N2的电位。 [0047] 图9中示意维持单元50与第二节点N2电连接进行示意，第二输出单元40通过第三晶体管M3与第二节点N2耦接。 [0048] 本发明实施方式中，设置第一子单元51中第二晶体管M2的控制端与第二输出单元40的控制端耦接，其中，可以是第二晶体管M2的控制端与第二节点N2耦接，也可以是第二晶体管M2的控制端与第四节点N4耦接。由于第四节点N4的电位低于第二节点N2的电位，设置第二晶体管M2的控制端与第四节点N4耦接时，能够保证在t2时段第二晶体管M2的开启状态足够大，第二晶体管M2能够很好的将低电平信号写入到第三节点N3。 [0049] 图9中仅以第一子单元51中第二晶体管M2的控制端与第二输出单元40的控制端耦接进行示意。在图7实施例第一子单元51的控制端与第一输出单元30的控制端耦接的方案中，也同样适用设置第三晶体管M3的方案。 [0050] 在一些实施方式中，图10为本发明实施例提供的另一种移位寄存器示意图，如图10所示，维持单元50还用于在第一输出单元30开启且第二输出单元40关闭的时段维持第二节点N2的电位；维持单元50还包括第二子单元52，第二子单元52的输出端耦接第三节点N3。 在第一输出单元30开启且第二输出单元40关闭的时段：第二子单元52向第三节点N3输入第一电压信号V1，第一晶体管M1开启时将第一电压信号V1写入第二节点N2以维持第二节点N2的电位。 [0051] 其中，第一电压信号V1为高电平信号，第二电压信号V2为低电平信号，即第一电压信号V1的电压值大于第二电压信号V2的电压值。第一节点N1为低电位控制第一输出单元30开启，第二节点N2为低电位控制第二输出单元40开启。结合图6来看，在t4时段为第一输出单元30开启且第二输出单元40关闭的时段，t4时段位于t2时段之后，也就是t4时段位于信号输出端out输出使能信号之后的时刻。在t4时段，第一节点N1的低电位控制第二子单元52开启将第一电压信号V1的高电平写入到第三节点N3，第一时钟信号CK的低电平控制第一晶体管M1开启将高电平信号写入到第二节点N2，第二节点N2为高电位则第一子单元51为关闭状态。而在t4时段之后的t5时段，第一时钟信号CK为高电位，则第一晶体管M1为关闭状态，第三节点N3的电位被锁死。第一时钟信号CK的高低电平频繁跳变，则在t2时段之后t4时段和t5时段会交替出现，由于在t4时段能够向第二节点N2写入高电平信号，所以第二节点N2的电位受第一时钟信号CK电压跳变而产生的波动会被改善，从而能够很好的维持第二节点N2的高电位状态。 [0052] 该实施方式中，维持单元50包括第一晶体管M1、第一子单元51和第二子单元52。在t1时段，第一输入单元10开启、第一节点N1写入低电平，第二输入单元20开启、第二节点N2写入低电平。在t1时段，第一时钟信号CK为高电平控制第一晶体管M1关闭，则第三节点N3被锁死，其不会影响第二节点N2的电位。在t2时段，第一子单元51为关闭状态，第二子单元52开启将第二电压信号V2的低电平写入到第三节点N3，第一晶体管M1在第一时钟信号CK的控制下开启将低电平写入到第二节点N2，通过向第二节点N2直接写入信号的方式来维持第二节点N2的低电平。在t2时段之后的t3时段，第一输入单元10开启、第一节点N1写入低电平，第二输入单元20开启、第二节点N2写入高电平。在t4时段，第一节点N1的低电位控制第二子单元52开启将第一电压信号V1的高电平写入到第三节点N3，第一时钟信号CK控制第一晶体管M1开启将高电平信号写入到第二节点N2。在t5时段，第一时钟信号CK为高电位，则第一晶体管M1为关闭状态，第三节点N3的电位被锁死。第一时钟信号CK的高低电平频繁跳变，t4时段和t5时段会交替出现，由于在t4时段能够向第二节点N2写入高电平信号，所以第二节点N2的电位受第一时钟信号CK电压跳变而产生的波动会被改善，从而能够很好的维持第二节点N2的高电位状态。该实施方式，不仅可以对第二节点N2的高电位进行很好的维持，也能够对第二节点N2的低电位进行很好的维持，使得第二节点N2不受时钟信号高频跳变影响，更有效的维持第二节点N2的稳定，从而使得信号输出端out稳定输出，进而在应用中保证显示效果。 [0053] 图10中第一子单元51以包括第二晶体管M2，第二晶体管M2的控制端与第二输出单元40的控制端耦接进行示意。在维持单元50包括第二子单元52的方案中，维持单元50中第一子单元51的控制端也可以与第一输出单元30的控制端耦接(如图7实施例)，在此不再附图示意。 [0054] 如图10所示，第二子单元52包括第四晶体管M4，第四晶体管M4的控制端耦接第一节点N1，第四晶体管M4的第一端接收第一电压信号V1，第四晶体管M4的第二端耦接第三节点N3。结合图6来看，在t4时段，第四晶体管M4在第一节点N1的电位控制下开启将第一电压信号V1的高电平写入到第三节点N3，同时，第一晶体管M1在第一时钟信号CK的控制下开启将高电平写入到第二节点N2，以维持第二节点N2的高电平状态。 [0055] 在一些实施方式中，图11为本发明实施例提供的另一种移位寄存器示意图，如图11所示，第一输入单元10包括第五晶体管M5和第六晶体管M6；第五晶体管M5的控制端与第二节点N2耦接，第五晶体管M5的第一端接收第二时钟信号XCK，第五晶体管M5的第二端与第一节点N1耦接；第六晶体管M6的控制端接收第二时钟信号XCK，第六晶体管M6的第一端接收第二电压信号V2，第六晶体管M6的第二端与第一节点N1耦接。 [0056] 如图11所示，第二输入单元20包括第七晶体管M7；第七晶体管M7的控制端接收第二时钟信号XCK，第七晶体管M7的第一端与信号输入端IN耦接，第七晶体管M7的第二端与第二节点N2耦接。在一些实施方式中，第七晶体管M7可以为双栅晶体管。 [0057] 图12为本发明实施例提供的移位寄存器的另一种时序图。图12时序图能够适用于图11实施例提供的移位寄存器。结合图11和图12来看移位寄存器的工作过程。 [0058] 在t11时段，第一时钟信号CK为高电平，第二时钟信号XCK为低电平。第二时钟信号XCK控制第一输入单元10中的第六晶体管M6开启、将第二电压信号V2的低电平写入到第一节点N1。第二时钟信号XCK控制第二输入单元20中的第七晶体管M7开启、将信号输入端IN的低电平写入到第二节点N2，第三晶体管M3在第二电压信号V2的控制下常开、第四节点N4写入低电位，第四节点N4控制第二输出单元40中的第二输出管T2开启、将高电平信号提供给信号输出端out。同时第二节点N2控制第一输入单元10中的第五晶体管M5开启、将第二时钟信号XCK的低电平写入到第一节点N1，第一节点N1为低电位、控制第一输出单元30中的第一输出管T1开启将第一电压信号V1的高电平提供给信号输出端out。在t11时段信号输出端out输出高电平信号。另外，在t11时段，第一节点N1的低电位控制第二子单元52中的第四晶体管M4开启、将第一电压信号V1的高电平写入到第三节点N3，但是由于第一时钟信号CK为高电平，则维持单元50中第一晶体管M1为关闭状态，第三节点N3的电位被锁死，所以维持单元50对第二节点N2的电位没有影响。 [0059] 在t12时段，第一时钟信号CK为低电平，第二时钟信号XCK为高电平。第二时钟信号XCK控制第一输入单元10中的第六晶体管M6和第二输入单元20中第七晶体管M7关闭，第二节点N2维持低电位，则第四节点N4也维持低电位，第四节点N4控制第二输出单元40为开启状态。而第二节点N2的低电位控制第一输入单元10中的第五晶体管M5开启，将第二时钟信号XCK的高电平写入到第一节点N1，则第一节点N1为高电位，第一节点N1的高电位控制第一输出单元30关闭。在该时段，第一输出单元30关闭且第二输出单元30开启，信号输出端out输出第一时钟信号CK的低电平。同时，在该时段第一时钟信号CK由高电平向低电平跳变，由于耦合作用将第四节点N4的电位拉低，在图12中可以看出，t12时段第四节点N4的电位低于第二节点N2的电位。 [0060] 另外，在t12时段，第一节点N1的高电位控制第二子单元52中的第四晶体管M4关闭，第四节点N4的低电位控制第一子单元51中的第二晶体管M2开启、将第二电压信号V2的低电平写入第三节点N3，在该时段第三节点N3并非浮置状态，而是被写入信号后由高电平变为低电平。同时，第一晶体管M1在第一时钟信号CK的控制下开启将第三节点N3的低电平写入到第二节点N2。由此实现了通过向第二节点N2写入信号的方式来稳定第二节点N2的电位，第二节点N2的电位波动能够被写入的信号拉平，实现了对第二节点N2的低电位进行很好的维持，进而也能够很多的维持第四节点N4的电位，保证第二输出单元40的开启状态，保证信号输出端out稳定输出。 [0061] 在t13时段，第一时钟信号CK为高电平，第二时钟信号XCK为低电平。第二时钟信号XCK控制第一输入单元10中的第六晶体管M6开启、将第二电压信号V2的低电平写入到第一节点N1，第一节点N1控制第一输出单元30开启。第二时钟信号XCK控制第二输入单元20中的第七晶体管M7开启、将信号输入端IN的高电平写入到第二节点N2，第三晶体管M3常开向第四节点N4写入高电位，第四节点N4控制第二输出单元40关闭。在该时段，第一输出单元30开启且第二输出单元40关闭，信号输出端out输出第一电压信号V1的高电平。在该时段，维持单元50中第二子单元52向第三节点N3写入高电平信号，第一晶体管M1为关闭状态。 [0062] 在t14时段，第一时钟信号CK为低电平，第二时钟信号XCK为高电平。第二时钟信号XCK控制第一输入单元10中的第六晶体管M6和第二输入单元20中第七晶体管M7关闭，第二节点N2维持上第一时段的高电位，则第一输入单元10中第五晶体管M5也关闭，则第一节点N1维持上一时段的低电位，第四节点N4也维持上一时段的高电位。在该时段第一输出单元30开启且第二输出单元40关闭。而在该时段，第一节点N1的低电位控制第二子单元52开启将第一电压信号V1的高电平写入到第三节点N3，第一时钟信号CK的低电平控制第一晶体管M1开启将高电平信号写入到第二节点N2，第二节点N2为高电位则第一子单元51为关闭状态，由此能够在该时段维持第二节点N2的高电位状态，进而也能够维持第四节点N4的高电位状态，保持第二输出单元40关闭。 [0063] 在t15时段，第一节点N1为低电位，第二节点N2为高电位，该时段第一输出单元30开启且第二输出单元40关闭。在该时段，第一时钟信号CK为高电位，则第一晶体管M1为关闭状态，第三节点N3的电位被锁死。并且在t14和t15的时段，第一子单元51持续为关闭状态。第一时钟信号CK的高低电平频繁跳变，则在t13时段之后t14时段和t15时段会交替出现，由于在t14时段能够向第二节点N2写入高电平信号，所以第二节点N2的电位受第一时钟信号CK电压跳变而产生的波动会被改善，从而能够很好的维持第二节点N2的高电位状态。 [0064] 本发明实施例中，维持单元50能够在t12时段向第二节点N2写入低电平使得第二节点N2很好的维持低电位状态，同时维持单元50还能够在t14时段向第二节点N2写入高电平使得t12时段之后第二节点N2很好的维持高电位状态。由此能够保证移位寄存器输出稳定性，在应用中能够保证显示效果。 [0065] 图11实施例中示意维持单元50包括第一晶体管M1、第一子单元51和第二子单元52，第一子单元51包括第二晶体管M2，第二子单元52包括第四晶体管M4，第二晶体管M2的控制端与第二输出单元40的控制端耦接。移位寄存器中各晶体管均为p型管。 [0066] 在另一种实施例中，图13为本发明实施例提供的另一种移位寄存器示意图，如图13所示，第一输入单元10包括第五晶体管M5和第六晶体管M6，第二输入单元20包括第七晶体管M7。维持单元50包括第一晶体管M1、第一子单元51和第二子单元52，第一子单元51包括第二晶体管M2，第二子单元52包括第四晶体管M4，第二晶体管M2的控制端与第一输出单元 30的控制端耦接。第二晶体管M2为n型晶体管，其余晶体管为p型晶体管。 [0067] 图11时序图也可以应用于图13实施例提供的移位寄存器。其中，在t12时段，第一节点N1的高电位控制第二子单元52中的第四晶体管M4关闭，第一节点N1还控制第一子单元51中的第二晶体管M2开启、将第二电压信号V2的低电平写入第三节点N3，在该时段第三节点N3并非浮置状态，而是被写入信号后由高电平变为低电平。同时，第一晶体管M1在第一时钟信号CK的控制下开启将第三节点N3的低电平写入到第二节点N2。由此实现了通过向第二节点N2写入信号的方式来稳定第二节点N2的电位，第二节点N2的电位波动能够被写入的信号拉平，实现了对第二节点N2的低电位进行很好的维持，进而也能够很多的维持第四节点N4的电位，保证第二输出单元40的开启状态，保证信号输出端out稳定输出。另外，在t14时段，第一节点N1的低电位控制第二子单元52开启、控制第一子单元51关闭，第二子单元52开启后将第一电压信号V1的高电平写入到第三节点N3，第一时钟信号CK的低电平控制第一晶体管M1开启将高电平信号写入到第二节点N2，第二节点N2为高电位，由此能够在该时段维持第二节点N2的高电位状态，进而也能够维持第四节点N4的高电位状态，保持第二输出单元40关闭。在t15时段，则第一晶体管M1为关闭状态，第一子单元51持续为关闭状态，第三节点N3的电位被锁死。第一时钟信号CK的高低电平频繁跳变，则在t13时段之后t14时段和t15时段会交替出现，由于在t14时段能够向第二节点N2写入高电平信号，所以第二节点N2的电位受第一时钟信号CK电压跳变而产生的波动会被改善，从而能够很好的维持第二节点N2的高电位状态。 [0068] 结合图11和图12来看，移位寄存器的工作周期包括第一输出阶段和第二输出阶段，第一输出阶段在第二输出阶段之前。 [0069] 其中，在第一输出阶段：第二输入单元20开启向第二节点N2写入信号，第一输入单元10开启向第一节点N1写入信号；第一输出单元30在第一节点N1的电位控制下开启，第二输出单元40在第二节点N2的电位控制下开启。第一输出阶段即为图12中的t11时段，第一输出阶段相当于向移位寄存器的信号写入阶段。 [0070] 在第二输出阶段：第一输入单元10开启向第一节点N1写入信号，第一输出单元30在第一节点N1的电位控制下关闭；第二输入单元20关闭，维持单元50开启、维持第二节点N2的电位，第二输出单元40在第二节点N2的电位控制下开启。第二输出阶段即为图12中的t12时段，第二输出阶段相当于移位寄存器的信号输出阶段，在t11时段写入信号，在t12时段输出信号，实现了信号移位的功能。而且，第二输出阶段即为第一输出单元30关闭且第二输出单元40开启的时段，维持单元50在t12时段开启向第二节点N2写入低电平以维持第二节点N2的电位，能够保证信号输出端out的输出稳定性。 [0071] 本发明实施例提供的移位寄存器的工作周期还包括第三输出阶段，第三输出阶段在第二输出阶段之后；结合图11和图12来看，t14时段即为第三输出阶段。在第三输出阶段：第一输入单元10关闭、第一输出单元30在第一节点N1的电位控制下开启；第二输入单元20关闭，维持单元50开启、维持第二节点N2的电位，第二输出单元40在第二节点N2的电位控制下关闭。第三输出阶段为第一输出单元30开启且第二输出单元40关闭的时段，维持单元50在t14时段开启向第二节点N2写入高电平以维持第二节点N2的电位，由此能够改善第二节点N2的电位受第一时钟信号CK电压跳变而产生的波动，从而能够很好的维持第二节点N2的高电位状态，保证信号输出端out的输出稳定性。 [0072] 基于同一发明构思，本发明实施例还提供一种驱动电路，图14为本发明实施例提供的一种驱动电路示意图，如图14所示，驱动电路包括多个移位寄存器100，多个移位寄存器100级联设置。移位寄存器100包括信号输入端IN和信号输出端out，下一级移位寄存器100的信号输入端IN连接上一级移位寄存器100的信号输出端out，第一级移位寄存器100的信号输入端IN接起始信号STV。对于移位寄存器100的结构在上述实施例中已经说明，在此不再赘述。采用本发明实施例的设计后，各级移位寄存器100的信号输出端out在各个时段的输出状态更稳定，能够保证驱动电路整体的性能稳定性。 [0073] 基于同一发明构思，本发明实施例还提供一种显示面板，图15为本发明实施例提供的一种显示面板示意图，如图15所示，显示面板包括驱动电路200，驱动电路200为本发明实施例提供的任意一种。显示面板包括显示区AA和非显示区NA，驱动电路200位于非显示区NA，图15示意在显示区AA的两侧分别设置驱动电路200。在另一些实施方式中，在显示区AA的一侧设置有本发明实施例提供的驱动电路，在此不再附图示意。 [0074] 基于同一发明构思，本发明实施例还提供一种显示装置，图16为本发明实施例提供的一种显示装置示意图，如图16所示，显示装置包括显示面板300，显示面板300为本发明实施例提供的任意一种。显示装置例如可以是手机、平板、笔记本电脑、电视、手表等电子设备。 [0076] 最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。 |
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