基于差分延迟链的时间转换电路及芯片 |
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| 申请号 | CN202311517976.1 | 申请日 | 2023-11-14 | 公开(公告)号 | CN117471895A | 公开(公告)日 | 2024-01-30 |
| 申请人 | 南京湃睿半导体有限公司; | 发明人 | 黄孙峰; | ||||
| 摘要 | 本 发明 提供一种基于差分延迟链的时间转换 电路 及芯片。基于差分延迟链的时间转换电路包括：粗延迟链、第一延迟链、第一触发器链、高位编码计数器、第一低位 编码器 以及 解码器 。本发明的基于差分延迟链的时间转换电路及时间测量方法，采用差分延迟链系统架构，配合相应的内部测试与校准方法，时间测量 精度 得到大幅提升。 | ||||||
| 权利要求 | 1.一种基于差分延迟链的时间转换电路，其特征在于，包括： |
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| 说明书全文 | 基于差分延迟链的时间转换电路及芯片技术领域背景技术[0002] 时间数字转换器(Time to Digital Convert，TDC)是一种对时间间隔进行测量，并将其转换为数字信号输出的器件，被广泛应用于高能物理、粒子物理、正电子断层扫描、自动测试设备、激光与超声波测量等诸多领域。实现高精度飞行时间测量主要有两大技术路径： [0005] 第一种方法要求ADC的采样吞吐率比信号频率高1‑2个数量级以上，很可能在GHz或更高级别。这一方法带来的两个问题是：功耗极高(数十至数百倍)、成本极高(数百至数千元人民币)，对于绝大多数应用场景来说是不可取的； [0006] 第二种方法，无论游标、环状、流水线，还是Flash等架构，其核心部分都是基于单端延迟链的。受本地工艺变异(同一裸片上不同位置的延迟单元存在时间传播特性差异)和全局工艺变异(同一晶圆上不同位置的延迟单元存在时间传播特性差异)的影响，其时间分辨率及精度在很大程度上由延迟单元的一致性决定，符合正态分布规律。以当前极为成熟的工艺节点180‑110nm为例，每个延迟单元的时间传播特性(时延分辨率)约为100ps，此处简化为精度±100ps。假定延迟链中包含n个延迟单元，每次测量均需遍历所有单元，则系统的整体累计精度(按照极值法)约为：±100ps*n数百至数千皮秒的精度等级，在实际应用中显然是远远不够的。 [0007] 为解决上述问题，提升延迟链精度，目前采用的是筛选法，延迟单元的正负偏差，有一定几率刚好抵消。通过筛选，可以对芯片的时间精度进行分档(符合正态分布)。显然，达到数十皮秒精度的概率是比较低的，甚至可能达不到5％，因而高精度芯片的成本较高，实际应用比较困难。 发明内容[0008] 本发明目的在于提供一种基于差分延迟链的时间转换电路及芯片，采用差分延迟链系统架构，配合相应的内部测试与校准方法，可以大幅提升时间测量精度，同时在系统功耗和成本上则不会明显增加。 [0009] 为达上述目的，本发明提出一种基于差分延迟链的时间转换电路，包括：粗延迟链、第一延迟链、第一触发器链、数据选择器、高位编码计数器、第一低位编码以及解码器。其中 [0010] 粗延迟链包括首尾串联的N个粗延迟单元，粗延迟链的起始端接收开始信号START，所述N个粗延迟单元用于将接收到的START信号进行N级第一延时τ1处理，其中，N为不小于2的整数； [0011] 第一延迟链包括首尾串联的N个第一延迟单元，所述第一延迟链的起始端接收第一结束信号STOP1，所述N个第一延迟单元用于将接收到的STOP1进行N级第二延时τ2处理； [0012] 第一触发器链包括N个第一触发器，所述N个第一触发器的第一输入端分别一一对应连接至N个粗延迟单元的输出端，所述N个第一触发器的第二输入端分别一一对应连接至上述N个第一延迟单元的输出端； [0013] 所述数据选择器的输入分别连接至粗延迟链的第p级粗延迟单元以及第q级粗延迟单元的输出，所述数据选择器的输出反馈连接至粗延迟链的起始端Ring_In，形成一环形振荡器，其中q≠p； [0014] 高位编码计数器的输入连接至所述数据选择器的输出端，用于记录所述START信号在环形振荡器中的循环次数； [0015] 第一低位编码器，所述第一低位编码器的各输入端对应连接至所述第一触发器链的N个第一触发器的输出端； [0016] 所述解码器的输入连接至所述高位编码计数器和所述第一低位编码器的输出，将所述高位编码计数器和所述第一低位编码器输入的数据解码为时间计数。 [0017] 进一步，其中τ2＜τ1，且所述N个第一触发器的数据输入端分别一一对应连接至N个粗延迟单元的输出端，所述N个第一触发器的时钟端分别一一对应连接至上述N个第一延迟单元的输出端。 [0018] 进一步，其中，所述粗延迟链中第一级粗延迟单元是一个与非门，其余粗延迟单元是非门，且奇数级粗延迟单元的输出与上述各第一触发器的数据输入端之间通过一个非门对应连接，偶数级粗延迟单元的输出直接连接上述各第一触发器的数据输入端。 [0019] 进一步，其中，所述第一延迟链的N级第一延迟单元是非门，且奇数级第一延迟单元通过一个额外的非门连接至对应的第一触发器的时钟端，偶数级第一延迟单元的输出直接连接至对应的第一触发器的时钟端。 [0020] 进一步，其中，还包括第二延迟链、第二触发器链和第二低位编码器，第二延迟链包括首尾串联的N级第二延迟单元，N级第二延迟单元与上述第一延迟单元相同，延迟时间为τ2，所述数据选择器的输出连接至所述第二延迟链的起始端，所述第二触发器链的N个第二触发器的数据输入端分别一一对应连接至N个粗延迟单元的输出，第二触发器的时钟端分别一一对应连接至上述N个第二延迟单元的输出，第二低位编码器的各输入端对应连接至所述第二触发器链的N个第二触发器的输出端。 [0021] 进一步，其中所述粗延迟链中第一级粗延迟单元是一个与非门，其余粗延迟单元是一个非门，且奇数级粗延迟单元的输出连接至所述第二触发器链的N个第二触发器的数据输入端，偶数级粗延迟单元的输出通过一个非门对应连接至N个第二触发器的数据输入端。 [0022] 进一步，其中所述第二延迟链的N级第二延迟单元是非门，奇数级第二延迟单元的输出直接连接至对应的第二触发器的时钟端，偶数级第二延迟单元为通过一个额外的非门连接至对应的第二触发器的时钟端。 [0023] 进一步，其中，还包括第三延迟链、第三触发器链和第三低位编码器，第三延迟链包括首尾串联的N级第三延迟单元，N级第三延迟单元与上述第二延迟单元完全相同，延迟时间为τ2，所述第三延迟链的起始端接收第二结束信号STOP2，所述N个第三延迟单元用于将接收到的第二结束信号STOP2进行N个第二延时τ2处理，所述第三触发器链的N个第三触发器的数据输入端分别一一对应连接至N个粗延迟单元的输出，所述第三触发器链的N个第三触发器的时钟端分别一一对应连接至上述N个第三延迟单元的输出，第三低位编码器的各输入端对应连接至所述第三触发器链的N个第三触发器的输出端。 [0024] 进一步，其中，所述粗延迟链中第一级粗延迟单元是一个与非门，其余粗延迟单元是非门，且奇数级粗延迟单元的输出与各第三触发器的数据输入端之间通过一个非门对应连接，偶数级粗延迟单元的输出直接连接各第三触发器的数据输入端。 [0025] 进一步，其中所述第三延迟链的N级第三延迟单元是非门，奇数级第三延迟单元通过一个额外的非门连接至对应的第三触发器的时钟端，偶数级第三延迟单元的输出直接连接至对应的第三触发器的时钟端。 [0026] 进一步，其中所述粗延迟链、第一延迟链、第二延迟链以及第三延迟链中的延迟单元的数量均为128，且p、q为奇数。 [0027] 本发明另提出一种基于差分延迟链的时间转换芯片，包括上述基于差分延迟链的时间转换电路。 [0028] 本发明的时间转换电路及芯片，采用差分延迟链系统架构，配合相应的内部测试与校准方法，可以大幅提升测量精度至数十皮秒等级。 [0029] 应当理解，前述构思以及在下面更加详细地描述的额外构思的所有组合只要在这样的构思不相互矛盾的情况下都可以被视为本公开的发明主题的一部分。另外，所要求保护的主题的所有组合都被视为本公开的发明主题的一部分。 [0030] 结合附图从下面的描述中可以更加全面地理解本发明教导的前述和其他方面、实施例和特征。本发明的其他附加方面例如示例性实施方式的特征和/或有益效果将在下面的描述中显见，或通过根据本发明教导的具体实施方式的实践中得知。 附图说明[0031] 附图不意在按比例绘制。在附图中，在各个图中示出的每个相同或近似相同的组成部分可以用相同的标号表示。为了清晰起见，在每个图中，并非每个组成部分均被标记。现在，将通过例子并参考附图来描述本发明的各个方面的实施例，其中： [0032] 图1为本发明实施例的基于差分延迟链的时间转换电路的总原理框图。 [0033] 图2所示为图1中的基于差分延迟链的时间转换电路粗细链互校部分的电路图。 [0034] 图3所示为图1中的基于差分延迟链的时间转换电路的时间测量部分的电路图。 具体实施方式[0035] 为了更了解本发明的技术内容，特举具体实施例并配合所附图式说明如下。 [0036] 在本公开中参照附图来描述本发明的各方面，附图中示出了许多说明的实施例。本公开的实施例不必定意在包括本发明的所有方面。应当理解，上面介绍的多种构思和实施例，以及下面更加详细地描述的那些构思和实施方式可以以很多方式中任意一种来实施，这是因为本发明所公开的构思和实施例并不限于任何实施方式。另外，本发明公开的一些方面可以单独使用，或者与本发明公开的其他方面的任何适当组合来使用。 [0037] 如图1所示，基于差分延迟链的时间转换电路包括：粗延迟链110、触发器链模块120、细延迟链模块130、数据选择器140、高位编码计数器150、第一低位编码器161、第二低位编码器162、第三低位编码器163以及解码器170。触发器链模块120的三条触发器链相同，其中的触发器均为D触发器，细延迟链模块130的三条延迟链也相同。 [0038] 本实施例中，基于差分延迟链的时间转换电路在测量时间之前还包括粗细链互校过程和分辨率校准过程，为了更清楚的说明基于差分延迟链的时间转换电路，将测量时的电路和粗校准时的电路分开说明。 [0039] 粗细链互校：计算高位编码与低位编码的关系。高位编码基于粗延迟连110的延迟，低位编码基于粗、细延迟链的延迟差。校准是必须的，用于确保LSB的低位编码和高位编n码是2的倍数。这一校准流程还能降低TDC的差分非线性(DNL)。优选的，在每一次上电复位之后而测量启动之前执行校准。 [0040] 电路如图2所示，粗延迟链110包括首尾串联的128个粗延迟单元，粗延迟链110的起始端接收开始信号START，START信号在128个粗延迟单元中依次进行延时处理，粗延迟单元的延迟时间为τ1，本实施例中，τ1＝100ps，粗延迟链110的第一级粗延迟单元是一个与非门，其余粗延迟单元是一个非门。 [0041] 用于校准的第二延迟链132(细延迟链)包括首尾串联的128个第二延迟单元，第二延迟链132接收结束信号STOP0，STOP0在128个第二延迟单元中依次进行延时处理，第二延迟单元的延迟时间为τ2，本实施例中，τ2＝80ps。本实施例中，第二延迟链132的128级延迟单元是非门。 [0042] 第二触发器链122包括128个D触发器，128个D触发器的数据输入端D分别一一对应连接至128个粗延迟单元的输出端，时钟端CLK分别一一对应连接至第二延迟链132的128个第二延迟单元的输出。 [0043] 且本实施例中，粗延迟链110的第一级粗延迟单元是一个与非门，其余粗延迟单元是一个非门，且奇数级粗延迟单元的输出连接至所述第二触发器链的128个第二触发器的数据输入端，偶数级粗延迟单元的输出通过一个非门对应连接至128个第二触发器的数据输入端。第二延迟链132的128级第二延迟单元是非门，奇数级第二延迟单元的输出直接连接至对应的第二触发器链122的第二触发器的时钟端，偶数级第二延迟单元通过一个额外的非门连接至对应的第二触发器的时钟端。 [0044] 基于差分延迟链的时间转换电路还包括一数据选择器140，数据选择器140的输入分别连接至粗延迟链的第p级粗延迟单元以及第q级粗延迟单元的输出，数据选择器140用以选择将第p个粗延迟单元或第q个粗延迟单元的输出反馈至高位编码计数器150以及粗延迟链的起始端Ring_In，其中q≠p，这样形成一个频率可以调节的环形振荡器，本实施例中，p、q满足下列条件:p、q为奇数，且p*100≤128*(100‑80)，即p、q为小于等于 的奇数。本实例中，数据选择器140选择粗延迟链110的第7个粗延迟单元的输出反馈至粗延迟链110的起始端Ring_In，与START一起作为与非门的输入，形成一环形振荡器，周期为7*100*2ps。 [0045] 高位编码计数器150连接至所述第7个粗延迟单元的输出端，用于记录START信号在粗延迟链110的前7个粗延迟单元的循环次数。第二低位编码器162的输入连接至128个D触发器的输出端。所述解码器170的输入连接至高位编码计数器150和第二低位编码器162的输出，将高位编码计数器150和第二低位编码器162输入的数据解码为时间计数。 [0046] 每个新的START上升沿都会复位TDC，包括复位高位编码计数器150、第二触发器链122和粗延迟链110的初始状态。 [0047] 粗细链互校时，需要对环形振荡器中延时单元的数量进行校准。首先初始化，START输入为低电平，所有高位编码计数器150、第二低位编码器162以及解码器170数据复位清零，此时粗延迟链110的粗延时单元依次输出101010…1010,由于环形振荡器的反馈是从奇数个粗延时单元输出得到，因此与非门的上输入端Ring_In为1。接着START信号的上升沿到来，与非门的下输入端为1，128个D触发器的D输入端依次接收到1，每个D输入端接收到1的时间间隔为100ps。第7个粗延迟单元的输出端输出为0，且本实施例中，第7个粗延迟单元输出的0也反馈至第二延迟链132，作为STOP0。 [0048] 本实施例中，粗延迟链110中第一级粗延迟单元是一个与非门，其余粗延迟单元是一个非门，且奇数级粗延迟单元的输出连接至所述第二触发器链122的N个第二触发器的数据输入端，偶数级粗延迟单元的输出通过一个非门对应连接至N个第二触发器的数据输入端。所述第二延迟链132的N级第二延迟单元是非门，奇数级第二延迟单元的输出直接连接至对应的第二触发器链122的N个第二触发器的时钟端，偶数级第二延迟单元通过一个额外的非门连接至对应的第二触发器的时钟端。当STOP0接收到低电平信号时，128个D触发器的时钟端接收到的都是1，且每个D触发器的时钟端接收到的高电平信号间隔为80ps。本实施例中，第7个粗延迟单元输出的0反馈至第二延迟链132，此时STOP0信号和START信号时间间隔为700ps,理论上STOP0信号在第3500ps追上START信号，STOP0信号通过D触发器锁存数据，前34个D触发器的输出是0，从第35个D触发器开始，D触发器锁存的数据是1。因此，理论上第二低位编码器162接收到的编码为00000000 00000000 00000000 0000000000111111……。然而，实际上由于延迟单元在生产制造的过程中，存在一定的误差，第二位编码器接收到的编码值可能为：00000000 00000000 00000000 00000000 01111111……，根据此编码值计算得到，STOP0信号和SART信号的时间间隔编码为34,因此，需要对收到的时间进行校准，校准系数为34‑35＝‑1，除以8的结果为0，因此环形振荡器的延迟单元的数量保持不变。 [0049] 为执行分辨率校准，石英振荡器的信号输出给START，同时这路信号反相之后输出给STOP1，测量第一个和第二个上升沿的时间间隔，写入数据至寄存器。外部处理器读取这一数据，执行一次两个16‑bit数据的减法计算，实际周期时间除以测量编码。举例来说，12.5MHz石英振荡器，周期为80ns，对应的理论计数值为： [0050] 80ns/20ps＝4000 [0051] 实际测量时，通过解码获得的计数值为4096，这对应着时间转换电路的实际分辨率(延迟)并非20ps，而是： [0052] 80ns/4096＝19.5312ps [0053] 外部处理器读取对应的计数值，通过实际计数值/理论计数值得到误差系数，本实施例中，误差系数为4096/4000＝0.9765625。接下来，外部处理器将每一时间间隔的测量计数值乘以误差系数。例如，测得一个时间计数值8192，外部处理器乘以误差系数0.9765625之后的校准结果为8000。 [0054] 测量时的电路如图3所示，本实施例中，此时粗延迟链110包括首尾串联的128个粗延迟单元，粗延迟链110的起始端接收开始信号START，START信号在128个粗延迟单元中依次进行延时处理，粗延迟单元的延迟时间为τ1，本实施例中，τ1＝100ps。 [0055] 第一延迟链131包括首尾串联的128个第一延迟单元，第一延迟链131接收第一结束信号STOP1，STOP1在128个第一延迟单元中依次进行延时处理，第一延迟单元的延迟时间为τ2，本实施例中，τ2＝80ps。 [0056] 第一触发器链121包括128个D触发器，128个D触发器的数据输入端D分别一一对应连接至128个粗延迟单元的输出端，时钟端CLK分别一一对应连接至第一延迟链131的128个第一延迟单元的输出。 [0057] 且本实施例中，粗延迟链110的第一级粗延迟单元是一个与非门，其余粗延迟单元是一个非门，且奇数级粗延迟单元的输出通过一个非门对应连接至128个第一触发器的数据输入端，偶数级粗延迟单元的输出连接至所述第一触发器链的128个第一触发器的数据输入端；第一延迟链131的128级第一延迟单元是非门，奇数级第一延迟单元通过一个额外的非门连接至对应的触发器的时钟端，偶数级第一延迟单元的输出直接连接至第一触发器链121对应的第一触发器的时钟端。 [0058] 每个新的START上升沿都会复位TDC，包括复位高位编码计数器、第一触发器链121锁存触发器和粗延迟链110的初始状态。本实例中，数据选择器140选择粗延迟链110的第7个粗延迟单元的输出反馈至粗延迟链110的Ring_In端，与START一起作为与非门的输入，形成一环形振荡器，周期为7*100*2ps。 [0059] 高位编码计数器150连接至所述第7个粗延迟单元的输出端，用于记录START信号在粗延迟链110的前7个粗延迟单元的循环次数。第一低位编码器161的输入分别连接至128个D触发器的输出端。所述解码器170的输入连接至高位编码计数器150和第一低位编码器161的输出，将高位编码计数器150和第一低位编码器161输入的数据解码为时间计数。 [0060] 时间测量时，首先初始化，START输入为低电平，所有高位编码计数器150、第一低位编码器161以及解码器170数据复位清零，此时粗延迟链110的与非门的上输入端为1。接着START信号上升沿到来，与非门的下输入端为1，此时D触发器的输入端依次接收到1，经过时间间隔ΔT后，STOP1信号的上升沿到来，STOP1上升沿通过各D触发器依次锁存粗延迟链的波形，并将数据输出至第一低位编码器161。 [0061] 解码器170根据高位编码计数器150和第一低位编码器161输入的信息，解码得到STOP1和START之间的时间计数值，最后计算得到ΔT。 [0062] 例如，高位编码计数器计数值为Z。根据第一低位编码器161计算时间计数时，环形振荡器的前半周期，Ring_In的初始状态为1；经过半周期后，多路选择器的输出0反馈至粗延迟连的Ring_In端，Ring_In的输入由1变为0。因此触发器链中各D触发器锁存粗延迟链的波形会有两种情况，当处于环形振荡器的前半周期时，对应D触发器接收到信号为高电平1，锁存到高电平的D触发器的个数为X，则时间计算公式为：(Z*2*7*100+X*20ps)*0.9765625；当处于环形振荡器的后半周期时，粗延迟链输出到对应D触发器的数据为低电平0,锁存到0的D触发器的个数为Y,此时时间为(Z*2*7*100+7*100+Y*20)*0.9765625。 [0063] 本实施例中，细延迟链模块130还包括第三延迟链，第三延迟链的校准过程与第一延迟链完全相同，此处不再赘述。本实施例的时间转换电路可以同时对两路结束信号STOP1和STOP2进行时间计算。然而，其他实施例中，基于差分延迟链的时间转换电路可以仅包括第一延迟链131，对一路结束信号计算即可，本发明并不以此为限。 [0064] 本发明的时间转换电路以及时间测量方法采用差分延迟链系统架构，配合相应的内部测试与校准方法，可以大幅提升时间测量精度，同时在系统功耗和成本上则不会明显增加。另外，本发明的时间转换电路还包括环形振荡器，用于将粗延迟连和细延迟链进行校准，而且可以通过数据选择器可以选择配置环形振荡器的延迟单元的数量，可以调节环形振荡器的频率。 [0065] 虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求书所界定者为准。 |
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