子分类：
- G06F7/483：···用数制的非线性组合表示的数字计算，例如，有理数、对数系统或浮点数
- G06F7/49：···用除了二进制、八进制、十六进制或十进制之外的基数进行计数的，例如，三进制、负的或虚的基数、混合基数
- G06F7/491：···用十进制数计算
- G06F7/499：···命名（denomination）或异常处理，例如，取整、溢出
- G06F7/50：···进行加法的；进行减法的
- G06F7/52：···进行乘法的；进行除法的
- G06F7/544：···用于通过计算求函数值的
- G06F7/57：···算术逻辑单元[ALU]，即用于进行G06F 7/483 至 G06F7/556所包括的两个或更多的运算或者用于进行逻辑运算的设备或装置
| 序号 | 专利名 | 申请号 | 申请日 | 公开（公告）号 | 公开（公告）日 | 发明人 |
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| 1 | 基于逐级比较、余数预测的除法器运算方法及存储介质 | CN202510126782.1 | 2025-01-27 | CN120066452A | 2025-05-30 | 宋树祥; 熊书伟; 蔡超波; 岑明灿; 唐晓虎 |
| 本发明公开了一种基于逐级比较、余数预测的除法器运算方法，该方法通过逐级比较与试商、余数预测和动态调整试商值，确保高精度和快速的计算结果。开始状态对输入的被除数和除数进行预处理；计算状态采用逐位左移和比较策略，基于余数预测的提前终止优化，实现高效的运算；结束状态将计算得到的商和余数输出，累加试商值与除数的乘积，通过动态调整余数和商的位，根据中间结果调整试商值并准备下一次除法操作。本发明实现了对任意两个数字相除、无符号数和有符号数的统一计算，能显著减少不必要的计算步骤，尤其在被除数和除数具有一定特征(如被除数高位远小于除数高位)时效果更明显，具有更高的运算精度、更快的执行速度和更低的硬件资源消耗。 | ||||||
| 2 | 用于确定多个输入二进制数相加的结果的方法和装置 | CN202411146119.X | 2020-03-27 | CN119179519A | 2024-12-24 | C·吉德尼 |
| 用于使用一个或多个进位轨道寄存器分段相加到累加寄存器中的方法和装置，其中累加寄存器包括第一多个量子位，每个量子位表示第一二进制数的相应位，并且每个进位轨道寄存器包括表示相应二进制数的多个量子位。在一个方面中，一种方法包括在累加寄存器的相应预定量子位位置将一个或多个进位轨道寄存器分别插入累加寄存器中；在正态下初始化每个进位轨道寄存器的每个量子位；将一个或多个减法运算应用于累加寄存器，其中每个减法运算从累加寄存器的对应部分减去相应进位轨道寄存器的状态；以及使用分段相加将一个或多个输入二进制数添加到累加寄存器中。 | ||||||
| 3 | 基于时域存算分段阵列结构的多比特输入加速方法及装置 | CN202410803719.2 | 2024-06-20 | CN118689443A | 2024-09-24 | 吴华强; 卫松涛; 姚鹏; 潘思宁; 揭路; 伍冬; 高滨; 唐建石; 钱鹤 |
| 本发明涉及时域存算一体技术领域，特别涉及一种基于时域存算分段阵列结构的多比特输入加速方法及装置，其中，方法包括：构建时域存算分段阵列结构；通过同一keep信号对时域存算分段阵列结构中的每段目标时域存算子阵列进行并行触发，以并行完成每段目标时域存算子阵列的计算过程，获得多个局部时间域，并将多个局部时间域结果分别转移到电荷域；将时域存算分段阵列结构中的每个TQC电路的CDAC顶板相连，以共享多个局部电荷域；将多个局部电荷域进行累加，并利用模数转换器将累加后的电荷域进行量化。由此，解决了现有时域存算一体系统在处理多比特输入时，每1比特的计算间隔较大，从而改善多比特输入计算想的能效和算力等问题。 | ||||||
| 4 | 应用于浮点处理器的CORDIC装置及浮点处理器 | CN202410510686.2 | 2024-04-26 | CN118092852B | 2024-07-19 | 覃博琛; 蔡刚; 黄志洪; 魏育成 |
| 本发明提供了一种应用于浮点处理器的CORDIC装置及浮点处理器，该CORDIC装置包括：输入选择单元、存储单元、控制单元、迭代单元、缩放单元以及输出选择单元；输入选择单元接收外界输入至CORDIC装置的新输入数据、指令控制信号以及迭代单元发送的迭代反馈数据；并将选择输出的数据发送至控制单元；控制单元连接存储单元、迭代单元及缩放单元；缩放单元将运算结果发送至输出选择单元；输出选择单元基于指令控制信号，对缩放单元发送过来的数据进行选择，并输出运算结果。本方案可计算多种类别的超越函数，计算精度高，计算范围大，且方便进行资源的复用。 | ||||||
| 5 | 乘法器、数据处理方法、芯片及电子设备 | CN201910817996.8 | 2019-08-30 | CN110531954B | 2024-07-19 | 请求不公布姓名 |
| 本申请提供一种乘法器、数据处理方法、芯片及电子设备，所述乘法器包括：修正正则有符号数编码电路和修正压缩电路，所述修正正则有符号数编码电路的输出端与所述修正压缩电路的输入端连接，该乘法器能够通过修正正则有符号数编码电路对接收到的数据进行正则有符号数编码，得到的有效部分积的数目较少，从而降低了乘法器实现乘法运算的复杂性。 | ||||||
| 6 | 用于在同态加密下加速安全计算的同态处理单元(HPU) | CN201780091743.6 | 2017-08-11 | CN110892393B | 2024-07-05 | A·凯赫德尔; G·古拉克 |
| 公开了全同态加密集成电路(IC)芯片、系统和相关联的方法。在一个实施方案中，公开了一种集成电路(IC)同态处理器芯片。所述IC同态处理器芯片包括至少一个处理器切片。每个处理器切片包括局部控制电路、数论变换(NTT)蝶形单元和芯片上存储器。所述NTT蝶形单元响应于所述局部控制电路而在使用同态加密对加密数据执行运算的多个模式下运算。每个模式与所述NTT蝶形单元的不同配置相关联。 | ||||||
| 7 | 基于定点格式的复数近似取模方法及电路 | CN202410241932.9 | 2024-03-04 | CN118192931A | 2024-06-14 | 马佩军; 薛涛; 焦妍瑞; 史江义; 陈玥; 郝跃; 赵琨 |
| 本发明公开了一种基于定点格式的复数近似取模方法及电路，所述方法包括：取有效位宽模块分别提取待取模复数较大、较小绝对值的有效位宽得到较大、较小绝对值有效位；倍数判断模块根据较大、较小绝对值有效位确定倍数区间；系数选择模块根据倍数区间确定第一、第二倍数值；移位加法器模块通过加法和/或减法，根据第一、第二倍数值，较大、较小绝对值确定待取模复数的近似取模结果。根据本发明提供的方法，通过将第一倍数值与较大绝对值的乘积和第二倍数值与较小绝对值的乘积之和确定为近似取模结果，并仅通过加法/减法来计算该结果，能够减少取模运算的复杂度、降低资源开销、提高取模效率、降低取模电路面积开销。 | ||||||
| 8 | 应用于浮点处理器的CORDIC装置及浮点处理器 | CN202410510686.2 | 2024-04-26 | CN118092852A | 2024-05-28 | 覃博琛; 蔡刚; 黄志洪; 魏育成 |
| 本发明提供了一种应用于浮点处理器的CORDIC装置及浮点处理器，该CORDIC装置包括：输入选择单元、存储单元、控制单元、迭代单元、缩放单元以及输出选择单元；输入选择单元接收外界输入至CORDIC装置的新输入数据、指令控制信号以及迭代单元发送的迭代反馈数据；并将选择输出的数据发送至控制单元；控制单元连接存储单元、迭代单元及缩放单元；缩放单元将运算结果发送至输出选择单元；输出选择单元基于指令控制信号，对缩放单元发送过来的数据进行选择，并输出运算结果。本方案可计算多种类别的超越函数，计算精度高，计算范围大，且方便进行资源的复用。 | ||||||
| 9 | 乘法器、数据处理方法、芯片及电子设备 | CN201910819020.4 | 2019-08-30 | CN110515589B | 2024-04-09 | 请求不公布姓名 |
| 本申请提供一种乘法器、数据处理方法、芯片及电子设备，该乘法器包括：乘法运算电路、寄存控制电路、寄存器电路、状态控制电路及选择电路；乘法运算电路包括正则有符号数编码子电路及累加子电路，正则有符号数编码子电路的输出端与累加子电路的输入端连接，累加子电路的输出端与寄存控制电路的第一输入端连接，寄存控制电路的输出端与寄存器电路的输入端连接，寄存器电路的输出端与选择电路的第一输入端连接，状态控制电路的第一输出端与寄存控制电路的第二输入端连接，状态控制电路的第二输出端与选择电路的第二输入端连接，该乘法器能够对接收到的数据进行正则有符号数编码，得到的有效部分积的数目较少，降低了乘法器实现乘法运算的复杂性。 | ||||||
| 10 | 一种快速精确的反正切估计方法及电路 | CN202311809100.4 | 2023-12-26 | CN117785120A | 2024-03-29 | 王维; 王红林; 申江 |
| 本发明公开了一种快速精确的反正切估计方法及电路，该方法包括获取复数X的实部I和虚部Q；基于实部I和虚部Q，分别得到实部I的平方I2，虚部Q的平方Q2，以及实部I和虚部Q的乘积IQ；基于得到的I2、Q2、IQ，估算反正切函数的计算值。本发明运算速度快，资源消耗小；在不消耗存储资源的情况下，提高了计算精度和准确度。 | ||||||
| 11 | 用于执行用于复数的融合乘-加指令的系统和方法 | CN201780058729.6 | 2017-08-09 | CN109791488B | 2024-02-06 | R·S·杜波茨夫; R·凡伦天; J·考博尔; M·吉尔卡尔; E·乌尔德-阿迈德-瓦尔 |
| 所公开的实施例涉及执行向量复数融合乘‑加指令。在一个实施例中，一种方法包括：取出指令，该指令的格式包括操作码、第一源操作数标识符、第二源操作数标识符和目的地操作数标识符，其中，标识符中的每个标识符用于标识存储包括至少一个复数的紧缩数据的位置；对指令解码；检取与第一和第二源操作数标识符相关联的数据；以及执行经解码的指令，以：对于所标识的第一和第二源操作数的每个紧缩数据元素位置，交叉相乘实部和虚部以生成四个乘积：实部的乘积、虚部的乘积以及两个混合乘积；通过根据指令对这四个乘积求和来生成复数结果；以及将结果存储到所标识的目的地操作数的对应位置。 | ||||||
| 12 | 运算装置和运算方法 | CN202210755847.5 | 2022-06-30 | CN117389509A | 2024-01-12 | 段念; 焦慧芳; 马超; 李檀 |
| 本发明提供了一种运算装置和运算方法。在实施例中，该装置包括多个浮栅器件排成的M列N行的矩阵，矩阵中每列器件的栅极耦合至同一个字线，每行器件的漏极耦合至同一个位线、源极耦合至同一个源极线；对于每个浮栅器件，当连接的字线施加第一控制电压、连接的位线施加一比特位的数据时，调整该浮栅器件的阈值电压以写入该数据；当连接的字线施加第二控制电压时，该浮栅器件产生电流，在连接的位线的控制下输出电流至连接的源极线；当一行浮栅器件同时进行相乘运算产生电流并输出时，连接的源极线累加同一时刻的电流。一个浮栅器件存储一比特位的数据，可增加乘加运算的浮栅器件的数目，确保计算精度和计算效率。 | ||||||
| 13 | 用于确定与给定高斯整数模高斯整数模数的高斯整数同余的计算机实现的方法，用于确定给定高斯整数模高斯整数模数的约简的方法，以及密码方法和纠错方法 | CN202280032003.6 | 2022-04-25 | CN117280316A | 2023-12-22 | F·德桑蒂斯; M·萨菲 |
| 用于确定与给定高斯整数模高斯整数模数的高斯整数同余的计算机实现的方法中，考虑具有以下范数的自乘到整数指数的高斯整数底数，所述范数小于或等于高斯整数模数的范数并且大于自乘到整数指数的高斯整数底数与高斯整数模数之差的范数，其中考虑高斯整数同余的变量值候选，即首先用给定高斯整数初始化，然后迭代地递减高斯整数模数与自乘到整数指数的高斯整数底数和高斯整数同余的变量值候选的当前值的按分量向下舍入商的乘积，只要所得到的商的商不消失，此后高斯整数同余的所得到的变量值候选被确定为高斯整数同余。在用于确定给定高斯整数模高斯整数模数的约简的计算机实现的方法中，首先用前面描述的方法确定与给定高斯整数模高斯整数模数的模约简的高斯整数同余，并且用最终约简进一步约简该高斯整数同余。这些方法用于计算机实现的密码方法和纠错方法。 | ||||||
| 14 | 一种用于优化快速傅里叶变换的存内计算加速电路及方法 | CN202311171872.X | 2023-09-11 | CN117271953A | 2023-12-22 | 杨延峰; 温国华; 邹毅 |
| 本发明公开了一种用于优化快速傅里叶变换的存内计算加速电路及方法，属于数字信号处理技术领域。其中电路包括：总线接口转换模块，用于接收数据流，将数据流转换为数据流控制时序信号；存储模块，用于存储原始输入数据和经过存内计算阵列计算完毕所产生的数据；存内计算阵列，用于接收来自存储模块的数据进行傅里叶变换运算，并将运算结果返回存储模块；行复制控制模块，用于生成被复制数据的源行地址以及将被放置的目的地址，控制每一级的计算，并将每一级的计算结果复制到下一轮计算所需的存储阵列位置；以及生成原始输入数据在存算模块中的初始地址。本发明有效地解决了传统快速傅里叶变换电路设计中高功耗，高延迟的技术问题。 | ||||||
| 15 | 基于有理拟合的复数模值和相角计算方法、装置及系统 | CN202010235933.4 | 2020-03-30 | CN111475773B | 2023-12-19 | 杨黎明; 薛明军; 陈福锋; 王玉婷; 陈实 |
| 本发明公开了一种基于有理拟合的复数模值和相角计算方法、装置及系统,所述方法包括获取待处理的复数;基于利用有理分式拟合得到的幅值计算公式,计算出所述复数的幅值;基于利用有理分式拟合得到的相角计算公式,计算出所述复数的初始相角值;根据所述复数的实部、虚部大小关系及正负情况对计算得到的初始相角值进行转化,得到最终的相角值,完成基于有理拟合的复数模值和相角计算。本发明利用有理分式拟合得到的幅值计算公式和相角计算公式,计算出复数的幅值和初始相角值,进一步地,对初始相角值进行转化获得最终的相角值,该方法计算效率高,计算结果精确。 | ||||||
| 16 | 动态环境下解调开关信号自动相位对齐系统及对齐方法 | CN202311235132.8 | 2023-09-22 | CN117220670A | 2023-12-12 | 薛科; 于涛; 汪龙祺; 王智; 隋延林; 陈泳锟; 陈禹竺; 刘鑫 |
| 本发明涉及电容传感技术领域，尤其涉及一种动态环境下解调开关信号自动相位对齐系统及对齐方法，其中，动态环境下解调开关信号自动相位对齐方法包括：S1、逻辑电路向被测对象输出激励信号；S2、前端模拟电路输出被测对象的位置信号；S3、模数转换传感器采集相敏解调电路输出的解调信号；S4、逻辑电路根据低通滤波器输出的解调信号生成正相解调信号和反相解调信号；S5、利用CORDIC模块计算相角；S6、解调开关信号相位调整模块移动解调开关信号的相位；S7、检测解调开关信号与位置信号进行相位对齐后的相位差。本发明应用FPGA数字电路，运行频率高，抗干扰性强。 | ||||||
| 17 | 数据处理器、方法、装置及芯片 | CN201911351199.1 | 2019-12-24 | CN113031909B | 2023-09-08 | 请求不公布姓名 |
| 本申请提供一种数据处理器、方法、装置及芯片，数据处理器包括改进CSD编码电路、第一部分积获取电路、第二部分积获取电路、第一压缩电路以及第二压缩电路；所述第一压缩电路和所述第二压缩电路均包括4‑2压缩器，所述4‑2压缩器包括选择电路以及全加器，其中，所述改进CSD编码电路、所述第一部分积获取电路、所述第二部分积获取电路、所述第一压缩电路以及所述第二压缩电路均包括逻辑门单元；该数据处理器不仅能够实现乘法运算还能够实现乘累加运算，从而提高了数据处理器的通用性；另外，该数据处理器并不需要对乘法运算结果再进行一次累加运算实现乘累加运算，仅通过一次运算过程就可以直接实现乘法运算或乘累加运算，从而降低了数据处理器的功耗。 | ||||||
| 18 | 一种复数域上的三维卷积神经网络加速器及方法 | CN202310440957.7 | 2023-04-23 | CN116596034A | 2023-08-15 | 宫磊; 王超; 周学海; 李曦; 陈香兰; 朱宗卫 |
| 本发明公开了一种复数域上的三维卷积神经网络加速器及方法，该加速器包括：缓存单元，所述缓存单元用于存储复数域内的输入特征、输出特征和权重数据；AXI DMA单元，所述AXI DMA单元用于该加速器与片外存储器进行数据传输；计算单元，所述计算单元用于对所述卷积层和全连接层的计算进行加速；后处理单元，所述后处理单元用于计算融合后的量化层、池化层、批归一化层和激活层；控制单元，所述控制单元用于控制和调度所述缓存单元、AXI DMA单元、计算单元和后处理单元的工作状态。其可以显著提升3D CNN部署时的性能和能效。 | ||||||
| 19 | 基于非易失性存储器阵列的复数点乘运算的方法及系统 | CN202111382949.9 | 2021-11-22 | CN114237548B | 2023-07-18 | 缪峰; 梁世军; 王聪; 阮恭杰 |
| 本发明公开了一种基于非易失性存储器阵列的复数点乘运算的方法，包括以下步骤：(1)n维复数输入向量x转化为2n维实数向量X；(2)m*n维的复数输入矩阵h转化为2m*2n维的实数矩阵H；(3)根据矩阵H设计存内计算硬件阵列；(4)在阵列上实现矩阵向量点乘运算；(5)将2m维实数输出向量Y转化为m维复数向量y。本发明还公开一种基于非易失性存储器阵列的复数点乘运算的系统。本发明基于存内计算硬件阵列完成了复数域上任意维的并行矩阵向量点乘运算，成功地将矩阵向量点乘运算从实数域推广到了复数域上，扩大了其适用范围，且这种方法具有普适性。 | ||||||
| 20 | 一种存算一体静态控制配置方法 | CN202310394425.4 | 2023-04-13 | CN116402103A | 2023-07-07 | 景乃峰; 熊大鹏; 李涛 |
| 本发明公开了一种存算一体静态控制配置方法，属于存储计算领域，该方法包括如下步骤：S1：计算开始前，编译器完成权重部署，确定主从关系，并对从状态表和主状态表进行修改；S2：计算过程中，从设备接收主设备数据，并对从状态表进行修改；S3：从设备计算完成后，向主设备发送完成信号，并对主状态表进行修改；S4：主设备在收到所有从设备的完成信号后，立即结束当前的计算周期，并开始下一个计算周期的控制。本发明每次计算完成后，从设备向主设备发送完成信号，主设备在收到所有从设备的完成信号后，立即结束当前的计算周期，并开始下一个计算周期的控制，有效解决了存算一体架构计算控制的复杂问题。 | ||||||
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