包含具有含超晶格电子平均自由程控制层的共振隧穿二极管结构的半导体器件及相关方法专利检索-平均自由程物理专利检索查询-专利查询网

包含具有含超晶格 电子 平均自由程控制层的共振隧穿 二极管结构的 半导体器件及相关方法

阅读：629发布：2020-05-11

专利汇可以提供包含具有含超晶格电子平均自由程控制层的共振隧穿二极管结构的半导体器件及相关方法专利检索，专利查询，专利分析的服务。并且一种半导体器件，包含至少一个双势垒共振隧穿二极管 (DBRTD)。该至少一个DBRTD可以包含第一掺杂半导体层，以及在第一掺杂半导体层上且包含超晶格的第一势垒层。DBRTD还可以包含在第一势垒层上的第一本征半导体层、在第一本征半导体层上的且同样包含超晶格的第二势垒层、在第二势垒层上的第二本征半导体层、在第二本征半导体层上的且同样包含超晶格的第三势垒层。第三本征半导体层可以位于第三势垒层上，第四势垒层可以位于第三本征半导体层上且同样包含超晶格，第二掺杂半导体层位于第四势垒层上。，下面是包含具有含超晶格电子平均自由程控制层的共振隧穿二极管结构的半导体器件及相关方法专利的具体信息内容。

权利要求

1.一种半导体器件，包含：
至少一个双势垒共振隧穿二极管(DBRTD)，其包含
第一掺杂半导体层，
在所述第一掺杂半导体层上的且包含超晶格的第一势垒层，所述超晶格包含多个堆叠的层组，每个层组包含用于限定基底半导体部分的多个堆叠的基底半导体单层，以及被约束于相邻的基底半导体部分的晶格内的至少一个非半导体单层，
在所述第一势垒层上的第一本征半导体层，
在所述第一本征半导体层上的且也包含所述超晶格的第二势垒层，
在所述第二势垒层上的第二本征半导体层，
在所述第二本征半导体层上的且也包含所述超晶格的第三势垒层，
在所述第三势垒层上的第三本征半导体层，
在所述第三本征半导体层上的第四势垒层，以及
在所述第四势垒层上的第二掺杂半导体层。
2.根据权利要求1所述的半导体器件，其中所述第一和第二掺杂半导体层中的每个都包含硅，并且其中所述第二本征层包含硅和锗中的至少一种。
3.根据权利要求1所述的半导体器件，其中所述第四势垒层也包含超晶格。
4.根据权利要求3所述的半导体器件，其中所述第二掺杂半导体层包含单晶半导体层。
5.根据权利要求1所述的半导体器件，其中所述第一和第二掺杂半导体层具有相同的掺杂剂导电类型。
6.根据权利要求1所述的半导体器件，其中所述第一和第二掺杂半导体层具有相反的掺杂剂导电类型。
7.根据权利要求1所述的半导体器件，其中所述第一势垒层和所述第一本征半导体层限定了电子平均自由程控制层。
8.根据权利要求1所述的半导体器件，其中所述第三本征半导体层和所述第四势垒层限定了电子平均自由程控制层。
9.根据权利要求1所述的半导体器件，其中所述至少一个非半导体单层包含氧。
10.根据权利要求1所述的半导体器件，其中所述半导体单层包含硅。
11.一种半导体器件，包含：
至少一个双势垒共振隧穿二极管(DBRTD)，其包含
第一掺杂半导体层，
在所述第一掺杂半导体层上的且包含超晶格的第一势垒层，所述超晶格包含多个堆叠的层组，每个层组包含用于限定基底半导体部分的多个堆叠的基底硅单层，以及被约束于相邻基底硅部分的晶格内的至少一个氧单层，
在所述第一势垒层上的第一本征半导体层，
在所述第一本征半导体层上的且也包含所述超晶格的第二势垒层，
在所述第二势垒层上的第二本征半导体层，
在所述第二本征半导体层上的且也包含所述超晶格的第三势垒层，
在所述第三势垒层上的第三本征半导体层，
在所述第三本征半导体层上的第四势垒层，以及
在所述第四层上的第二掺杂半导体层，所述第一和第二掺杂半导体层具有相同的掺杂剂导电类型。
12.根据权利要求11所述的半导体器件，其中所述第一和第二掺杂半导体层中的每个都包含硅，并且其中所述第二本征层包含硅和锗中的至少一种。
13.根据权利要求11所述的半导体器件，其中所述第四势垒层也包含所述超晶格。
14.根据权利要求13所述的半导体器件，其中所述第二掺杂半导体层包含单晶半导体层。
15.根据权利要求11所述的半导体器件，其中所述第一势垒层和所述第一本征半导体层限定了第一电子平均自由程控制层；并且其中所述第三本征半导体层和所述第四势垒层限定了第二电子平均自由程控制层。
16.一种用于制造半导体器件的方法，包括：
通过以下步骤来形成至少一个双势垒共振隧穿二极管(DBRTD)
形成第一掺杂半导体层，
在所述第一掺杂半导体层上形成包含超晶格的第一势垒层，所述超晶格包含多个堆叠的层组，每个层组包含用于限定基底半导体部分的多个堆叠的基底半导体单层，以及被约束于相邻的基底半导体部分的晶格内的至少一个非半导体单层，
在所述第一势垒层上形成第一本征半导体层，
在所述第一本征半导体层上形成也包含所述超晶格的第二势垒层，
在所述第二势垒层上形成第二本征半导体层，
在所述第二本征半导体层上形成也包含所述超晶格的第三势垒层，
在所述第三势垒层上形成第三本征半导体层，
在所述第三本征半导体层上形成第四势垒层，以及
在所述第四势垒层上形成第二掺杂半导体层。
17.根据权利要求16所述的方法，其中所述第一和第二掺杂半导体层中的每个都包含硅，并且其中所述第二本征层包含硅和锗中的至少一种。
18.根据权利要求16所述的方法，其中所述第四势垒层也包含所述超晶格。
19.根据权利要求18所述的方法，其中所述第二掺杂半导体层包含单晶半导体层。
20.根据权利要求16所述的方法，其中所述第一和第二掺杂半导体层具有相同的掺杂剂导电类型。
21.根据权利要求16所述的方法，其中所述第一和第二掺杂半导体层具有相反的掺杂剂导电类型。
22.根据权利要求16所述的方法，其中所述第一势垒层和所述第一本征半导体层限定了电子平均自由程控制层。
23.根据权利要求16所述的方法，其中所述第三本征半导体层和所述第四势垒层限定了电子平均自由程控制层。
24.根据权利要求16所述的方法，其中所述至少一个非半导体单层包含氧。
25.根据权利要求16所述的方法，其中所述半导体单层包含硅。

说明书全文

包含具有含超晶格 电子 平均自由程控制层的共振隧穿 二极管

结构的半导体器件及相关方法

技术领域

[0001] 本公开内容一般地涉及半导体器件，并且更特别地涉及半导体二极管结构及相关的电路和方法。

背景技术

[0002] 结构和技术已经被提出用于通过例如提升电荷载流子的迁移率来增强半导体器件的性能。例如，Currie等人的美国专利申请No.2003/0057416公开了硅、硅锗和弛豫硅的且还包含会导致性能下降的无杂质区的应变材料层。在上硅层内产生的双轴应变改变了载流子迁移率，使得更高速度和/或更低功率的器件成为可能。Fitzgerald等人的已公开的美国专利申请No.2003/0034529公开了同样基于类似的应变硅技术的CMOS逆变器。

[0003] Takagi的美国专利No.6,472,685B2公开了一种包含硅碳层的半导体器件，该硅碳层被夹在硅层之间使得第二硅层的导带和价带受到拉伸应变。具有较小的有效质量的且已经由施加于栅电极的电场感生的电子被约束于第二硅层内，因而n沟道MOSFET被断言具有更高的迁移率。

[0004] Ishibashi等人的美国专利No.4,937,204公开了一种超晶格，在该超晶格内交替地外延生长出少于8个单层的且含有分数或二元(fractional or binary)化合物半导体层的多个层。主电流的方向垂直于超晶格的所述层。

[0005] Wang等人的美国专利No.5,357,119公开了一种具有通过减少散布于超晶格内的合金而获得的较高迁移率的Si-Ge短周期(short period)超晶格。沿着这些路线，Candelaria的美国专利No.5,683,934公开了一种包括含有硅和第二种材料的合金的沟道层的迁移率增强型(enhanced)MOSFET，该第二种材料基本上以可使沟道层处于拉伸应力下的一定百分比存在于硅晶格内。

[0006] Tsu的美国专利No.5,216,262公开了一种包含两个势垒区以及夹在两个势垒区之间的外延生长的薄半导体层的量子阱结构。每个势垒区包含具有总体为2-6个单层的厚度的SiO2/Si的交替层。厚度更大的硅区被夹在两个势垒之间。

[0007] 同样是Tsu的且于2000年9月6日在线发表于Applied Physics and Materials Science&Processing(pp.391-402)的文章“Phenomena in silicon nanostructure devices”公开了硅和氧的半导体原子超晶格(SAS)。Si/O超晶格被公开为可用于硅量子和发光器件。特别地，构建并测试了绿色电致发光二极管。在二极管结构中的电流是垂直的，即垂直于SAS层。所公开的SAS可以包含由所吸附的核素(如氧原子和CO分子)隔开的半导体层。在所吸附的氧单层之上的硅生长被描述为具有相当低的缺陷密度的外延。一种SAS结构包含为大约8层硅原子层的1.1纳米厚的硅部分，并且另一种结构具有两倍该厚度的硅。Luo等人发表于Physical Review Letters(Vol.89，No.7，2002-08-12)的文章“Chemical Design of Direct-Gap Light-Emitting Silicon”进一步讨论了Tsu的发光SAS结构。

[0008] Wang、Tsu和Lofgren的已公开的国际申请WO 02/103,767A1，公开了薄的硅和氧、碳、氮、磷、锑、砷或氢的势垒构建块，从而使垂直流过晶格的电流减少超过四个数量级。绝缘层/势垒层可允许低缺陷外延硅沉积于该绝缘层旁边。

[0009] Mears等人的已公开的英国专利申请2,347,520公开了非周期光子带隙(APBG)结构的原理可以适用于电子带隙工程。特别地，该申请公开了诸如带极小位置、有效质量等的材料参数能够被调整以产生具有所需带结构特征的新的非周期性材料。该申请还公开，诸如电导率、热导率和介电常数或磁导率的其他参数同样可被设计到该材料中。

[0010] 而且，Wang等人的美国专利No.6,376,337公开了一种用于生产用于半导体器件的绝缘层或势垒层的方法，该方法包括将硅和至少一种别的元素的层沉积于硅衬底上，由此该沉积层基本上没有缺陷，使得基本上没有缺陷的外延硅能够沉积于沉积层上。作为选择，一种或多种元素(优选包括氧)的单层被吸附于硅衬底上。夹在外延硅之间的多个绝缘层形成了势垒复合物。

[0011] 尽管存在这些方法，但仍需要进一步增强使用先进的半导体材料和处理技术来实现半导体器件的改进性能。发明内容

[0012] 本发明提供了一种半导体器件，该半导体器件包含至少一个双势垒共振隧穿二极管(DBRTD)。该至少一个DBRTD可以包含第一掺杂半导体层，以及在第一掺杂半导体层上且包含超晶格的第一势垒层。该超晶格可以包含多个堆叠层组，每个层组包含用于限定基底半导体部分的多个堆叠的基底半导体单层，以及被约束于相邻的基底半导体部分的晶格内的至少一个非半导体单层。DBRTD还可以包含在第一势垒层上的第一本征半导体层、在第一本征半导体层上且同样包含超晶格的第二势垒层、在第二势垒层上的第二本征半导体层、在第二本征半导体层上且同样包含超晶格的第三势垒层、在第三势垒层上的第三本征半导体层、在第三本征半导体层上的第四势垒层，以及在第四势垒层上的第二掺杂半导体层。

[0013] 更特别地，在一种示例实施例中，第一和第二掺杂半导体层可以包含硅，并且第二本征层可以包含硅和锗中的至少一种。此外，第二掺杂半导体层还可以包含单晶半导体层。

[0014] 根据一种示例实施例，第一和第二掺杂半导体层可以具有相同的掺杂剂导电类型。根据另一个实例，第一和第二掺杂半导体层可以具有相反的掺杂剂导电类型。

[0015] 而且，第一势垒层和第一本征半导体层可以限定第一电子平均自由程控制层；并且第三本征半导体层和第四势垒层可以限定第二电子平均自由程控制层。例如，所述至少一个非半导体单层可以包括氧，并且半导体单层可以包括硅。

[0016] 方法方面是用于制造半导体器件的，并且可以包括通过形成第一掺杂半导体层来形成至少一个双势垒共振隧穿二极管(DBRTD)，以及形成在第一掺杂半导体层上的且包含超晶格的第一势垒层。该超晶格可以包含多个堆叠层组，每个层组包含用于限定基底半导体部分的多个堆叠的基底半导体单层，以及被约束于相邻的基底半导体部分的晶格内的至少一个非半导体单层。该方法还可以包括在第一势垒层上形成第一本征半导体层，在第一本征半导体层上形成同样包含超晶格的第二势垒层，在第二势垒层上形成第二本征半导体层，在第二本征半导体层上形成同样包含超晶格的第三势垒层，在第三势垒层上形成第三本征半导体层，在第三本征半导体层上形成第四势垒层，并且在第四势垒层上形成第二掺杂半导体层。

[0017] 更特别地，在一种示例实施例中，第一和第二掺杂半导体层可以包含硅，并且第二本征层可以包含硅和锗中的至少一种。此外，第二掺杂半导体层还可以包含单晶半导体层。

[0018] 根据一种示例实施例，第一和第二掺杂半导体层可以具有相同的掺杂剂导电类型。根据另一个实例，第一和第二掺杂半导体层可以具有相反的掺杂剂导电类型。

[0019] 而且，第一势垒层和第一本征半导体层可以限定第一电子平均自由程控制层；并且第三本征半导体层和第四势垒层可以限定第二电子平均自由程控制层。例如，所述至少一个非半导体单层可以包括氧，并且半导体单层可以包括硅。附图说明

[0020] 图1是用于根据一种示例实施例的半导体器件中的超晶格的大幅度放大的示意剖视图。

[0021] 图2是图1所示的超晶格的一部分的示意性原子透视图。

[0022] 图3是根据一种示例实施例的超晶格的另一种实施例的大幅度放大的示意剖视图。

[0023] 图4A是针对现有技术的体硅以及图1-2所示的4/1Si/O超晶格两者的来自伽玛点(G)的所计算带结构的曲线图。

[0024] 图4B是针对现有技术的体硅以及图1-2所示的4/1Si/O超晶格两者的来自Z点的所计算带结构的曲线图。

[0025] 图4C是针对现有技术的体硅以及图3所示的5/1/3/1Si/O超晶格两者的来自伽玛点和Z点两者的所计算带结构的曲线图。

[0026] 图5A是根据一种示例实施例的包含超晶格势垒层的N型双势垒共振隧穿二极管(DBRTD)的剖面示意图。

[0027] 图5B是图5A的DBRTD的能带图。

[0028] 图6A是根据一种示例实施例的包含超晶格势垒层的P型双势垒共振隧穿二极管(DBRTD)的剖面示意图。

[0029] 图6B是图6A是的DBRTD的能带图。

[0030] 图7A是根据一种示例实施例的包含超晶格和SiO2势垒层的N型DBRTD的剖面示意图。

[0031] 图7B是图7A的DBRTD的能带图。

[0032] 图8A是根据一种示例实施例的包含超晶格和SiO2势垒层的P型DBRTD的剖面示意图。

[0033] 图8B是图8A的DBRTD的能带图。

[0034] 图9A是根据一种示例实施例的包含超晶格势垒层和锗本征层的P型DBRTD的剖面示意图。

[0035] 图9B是图9A的DBRTD的能带图。

[0036] 图10A是根据一种示例实施例的包含超晶格以及SiO2势垒层和锗本征层的P型DBRTD的剖面示意图。

[0037] 图10B是图10A的DBRTD的能带图。

[0038] 图11A是根据一种示例实施例的包含超晶格势垒层和相反掺杂的接触层的带间DBRTD的剖面示意图。

[0039] 图11B是图11A的DBRTD的能带图。

[0040] 图12A是根据一种示例实施例的包含超晶格以及SiO2势垒层和相反掺杂的接触层的带间DBRTD的剖面示意图。

[0041] 图12B是图12A的DBRTD的能带图。

[0042] 图13A是根据一种示例实施例的包含超晶格势垒层和具有本征锗层的相反掺杂的接触层的带间DBRTD的剖面示意图。

[0043] 图13B是图11A的DBRTD的能带图。

[0044] 图14是根据一种示例实施例的包含超晶格势垒层和电子平均自由程控制层的N型DBRTD的剖面示意图。

[0045] 图15是根据一种示例实施例的包含超晶格势垒层、本征锗层和电子平均自由程控制层的P型DBRTD的剖面示意图。

[0046] 图16是根据一种示例实施例的包含具有相反掺杂的接触层和电子平均自由程控制层的超晶格势垒层的带间DBRTD的剖面示意图。

[0047] 图17是根据一种示例实施例的包含一个或多个DBRTD器件的FINFET的剖面图。

[0048] 图18是根据一种示例实施例的包含DBRTD的单稳态-双稳态转换逻辑元件(MOBILE)的电路原理图。

[0049] 图19是示出根据一种示例实施例的用于制造包括一种或多种DBRTD结构的半导体器件的工艺流程的流程图。

具体实施方式

[0050] 下文将参照附图更全面地描述示例实施例，在附图中示出了这些示例实施例。但是，这些实施例可以按许多不同的形式来实施，并且不应当被理解为仅限制于本文所阐述的特定实例。相反，这些实施例的提供使得本公开将是彻底和全面的。相同的编号在通篇中指代相同的元件，并且主符号被用来指示不同实施例中的相似元件。

[0051] 总体而言，本公开涉及隧穿二极管器件，包含RTD器件，其内具有增强型半导体超晶格，该增强型半导体超晶格可以提供所需的电势势垒和掺杂剂约束特征并使得这些器件能够整合到标准的CMOS工艺中。增强型半导体超晶格在本公开及随附的附录A中也称为”MST”层或“MST技术”。有关使用MST技术来使半导体器件内具有掺杂剂阻挡特征的更多背景技术可见于Mears等人的美国专利No.9,275,996中，该专利No.9,275,996通过引用的方式全文并入本文。

[0052] 更特别地，MST技术涉及先进的半导体材料，如下文将进一步描述的超晶格25。本申请人得出推论(但并非意在限制于此)：本文所述的某些超晶格减小了电荷载流子的有效质量，并从而导致更高的电荷载流子迁移率。有效质量在文献中以各种定义来描述。作为有效质量改进的度量，本申请人使用了“电导率倒数有效质量张量”，对于电子和空穴分别为何分别定义如下，其中对于电子为：

[0053]

[0054] 而对于空穴则为：

[0055]

[0056] 其中f是费米-狄拉克分布，EF是费米能量，T是温度，E(k,n)是在与波矢量k和第n能带对应的状态下的电子能量，索引i和j指的是笛卡尔坐标x、y和z，积分在布里渊区(B.Z.)内进行，并且对于电子和空穴分别对具有费米能量以上及以下的能量的能带求和。

[0057] 本申请人对电导率倒数有效质量张量的定义使得材料的电导率的张量分量对于电导率倒数有效质量张量的相应分量的较大值更大。此外，本申请人得出推论(但并非意在限制于此)：本文所述的超晶格设定电导率倒数有效质量张量的值使得增强材料的导电性能，例如通常用于电荷载流子传输的优选方向。适当张量元(tensor element)的倒数称为电导率有效质量。换言之，为了表征半导体材料的结构，以上所描述的且沿预期载流子传输方向计算的电子/空穴的电导率有效质量被用来区分改进的材料。

[0058] 本申请人已经确定了用于半导体器件的改进的材料或结构。更具体地，本申请人已经确定具有能带结构的材料或结构，对于这样的材料或结构，电子和/或空穴的适当的电导率有效质量远小于硅的相应值。除了这些结构的增强迁移率特征外，它们还可以按照以下方式来形成或使用，即它们提供了有利于在多种或不同类型的器件中使用的压电、热电和/或铁电性质，这将在下文进一步讨论。

[0059] 现在参照图1和2，材料或结构为超晶格25的形式，该超晶格25的结构在原子或分子的水平上受到控制并且可以使用已知的原子或分子层沉积技术来形成。超晶格25包含以层叠关系排列的多个层组45a-45n，这或许具体参考图1的剖面示意图可最好理解。

[0060] 超晶格25的每个层组45a-45n说明性地包含用于限定各自的基底半导体部分46a-46n的多个堆叠的基底半导体单层46以及其上的能带修改层。能带修改层50通过图1中的点画来指示，以便清晰示出。

[0061] 能带修改层50说明性地包含被约束于相邻的基底半导体部分的晶格内的一个非半导体单层。”被约束于相邻的基底半导体部分的晶格内”意指，来自相对的基底半导体部分46a-46n的至少一些半导体原子穿过它们之间的非半导体单层50以化学方式键合于一起，如图2所示。一般而言，这种配置可通过控制非半导体材料的量来实现，该非半导体材料通过原子层沉积技术沉积于半导体部分46a-46n上，使得并非全部(即，非完全覆盖或低于100％的覆盖率)的可用半导体键合点都由半导体原子的键合占用，这将在下文进一步讨论。因而，随着更多的半导体材料单层46被沉积于非半导体单层50之上，新沉积的半导体原子将会占用在半导体单层之下的半导体原子的剩余空置键合点。

[0062] 在其他实施例中，多个这样的非半导体单层是可行的。应当指出，本文对非半导体单层或半导体单层的引用指的是，如果形成为块体，则用于单层的材料应当是非半导体或半导体。也就是，单个材料(如硅)单层可以不必一定要展现出与形成为块体或相对厚的层相同的性质，如同本领域技术人员所了解的。

[0063] 本申请人得出推论(但并非意在限制于此)：能带修改层50和相邻的基底半导体部分46a-46n会促使超晶格25对于平行层方向上的电荷载流子具有与其它情况下存在的电荷载流子相比更低的适当的电导率有效质量。考虑另一种方式，这种平行方向与堆叠方向正交。能带修改层50同样可以促使超晶格25具有共同的能带结构，同时还有利地起到垂直于超晶格的上方和下方的层或区域之间的绝缘体的作用。

[0064] 而且，该超晶格结构还可以有利地充当在垂直于超晶格25的上方和下方的层之间的掺杂物和/或材料扩散的势垒。因而，这些性能可以有利地允许超晶格25为高K值电介质提供界面，该界面不仅会减少高K值材料扩散到沟道区内，还可以有利地降低所不希望的散射效应并提高器件的迁移率，如同本领域技术人员所了解的。

[0065] 还可以推论出，包含超晶格25的半导体器件与其他情况相比可以基于较低的电导率有效质量而享有更高的电荷载流子迁移率。在某些实施例中，并且由于本发明所实现的能带工程，超晶格25可以进一步具有基本上直接的能带隙，这对于例如光电子器件会是特别有利的。

[0066] 同样，超晶格25说明性地包含在上层组45n之上的上盖层52。上盖层52可以包含多个基底半导体单层46。上盖层52可以具有2-100个基底半导体单层，并且更优选地具有10-50个单层。

[0067] 每个基底半导体部分46a-46n可以包含选自IV族半导体，III-V族半导体和II-VI族半导体的基底半导体。当然，术语IV族半导体同样包括IV-IV族半导体，如同本领域技术人员所了解的。更特别地，基底半导体可以包含例如硅或锗中的至少一种。

[0068] 每个能带修改层50都可以包含选自例如氧、氮、氟、碳和碳-氧的非半导体。通过下一个层的沉积，非半导体还如愿地变为热稳定的，从而便于制造。在其他实施例中，非半导体可以是与给定的半导体工艺兼容的另一种无机的或有机的元素或化合物，如同本领域技术人员所了解的。更特别地，基底半导体可以包含例如硅或锗中的至少一种。

[0069] 应当指出，术语单层意指包括单个原子层，也包括单个分子层。还应当指出，由单个单层提供的能带修改层50同样意指包括单层，在该单层中并非全部的可能位置都被占用(即，非完全覆盖或低于100％的覆盖率)。例如，具体参照图2的原子图，4/1重复结构被示出以硅作为基底半导体材料，而以氧作为能带修改材料。对于氧，在所示的实例中只有半数的潜在位置被占用。

[0070] 在其他实施例中和/或使用不同的材料，并不一定是这种半数占用的情况，如同本领域技术人员所了解的。实际上，甚至在该示意图中都可以看出，在给定单层内的个体氧原子并不一定沿着平面对齐的，如同原子沉积领域技术人员所了解的。例如，优选的占用范围为全部潜在氧位点的大约1/8-1/2，尽管在某些实施例中也可以使用其他数值。

[0071] 硅和氧目前广泛用于常规的半导体加工中，因此制造商能够轻易地使用本文所描述的这些材料。原子沉积或单层沉积现在同样是广泛使用的。因此，可以容易地采用和实现结合了根据本发明的超晶格25的半导体器件，如同本领域技术人员所了解的。

[0072] 在本申请人不希望被约束于此的情况下，得出以下推论：例如，对于超晶格(如Si/O超晶格)，硅单层的数量最好为7个或更少，使得超晶格的能带在整个超晶格中是共同的或相对均匀的，以获得所期望的优点。对于Si/O，图1和2所示的4/1重复结构已经被建模以指示电子和空穴在X方向上的增强迁移率。例如，电子的所计算电导率有效质量(对于体硅为各向同性的)为0.26，而对于4/1SiO超晶格，在X方向上为0.12，结果比值为0.46。类似地，对于体硅，空穴的这个计算可得到值0.36，对于4/1Si/O超晶格则为0.16，结果比值为0.44。

[0073] 虽然在某些半导体器件中可能需要这样的定向优先的特征，但是其他器件在平行于层组的方向上可能会受益于迁移率的更均匀增加。同样可能有利的是，对于电子和空穴两者或者只是这些类型的电荷载流子中的一种，均具有增加的迁移率，如同本领域技术人员所了解的。

[0074] 对于超晶格25的4/1Si/O实施例，较低的电导率有效质量可能小于其他情况下的电导率有效质量的2/3，并且这适用于电子和空穴两者。当然，超晶格25还可以在其内包含至少一种类型的导电掺杂剂，如同本领域技术人员所了解的。

[0075] 实际上，现在另外参照图3，接下来将描述根据本发明的具有不同性质的超晶格25’的另一种实施例。在本实施例中，示出了3/1/5/1的重复模式。更特别地，最下方的基底半导体部分46a’具有3个单层，并且第二最下方的基底半导体部分46b’具有5个单层。该模式重复于整个超晶格25’中。能带修改层50’可以每个都包含单个单层。对于这种包含Si/O的超晶格25’，电荷载流子迁移率的增强与层的平面内的取向无关。图3中没有具体提到的那些其他元素类似于以上参照图1所描述的那些要素，并且在此无需进一步讨论。

[0076] 在某些器件实施例中，超晶格的所有基底半导体部分都可以是相同数量单层的厚度。在其他实施例中，至少一些基底半导体部分可以是不同数量单层的厚度。在另外的实施例中，所有基底半导体部分都可以是不同数量单层的厚度。

[0077] 在图4A-4C中，给出了使用密度泛函理论(DFT)计算的能带结构。在本技术领域中所熟知的是，DFT低估了能隙的绝对值。因此，能隙上方的所有能带都可以通过适当的“剪刀修正”来改变。但是，已知能带的形状是更可靠的。垂直能量轴应当从这个角度来解释。

[0078] 图4A示出了体硅(以连续线表示)以及图1所示的4/1Si/O超晶格25(以点线表示)两者的伽玛点(G)的所计算带结构。方向指的是4/1Si/O结构的晶胞而不是指常规的Si晶胞，尽管图中的(001)方向确实对应于常规的Si晶胞的(001)方向，并且因此示出了Si导带最小值的期望位置。图中的(100)和(010)方向对应于常规的Si晶胞的(110)和(-110)方向。本领域技术人员应当意识到，图中的Si的能带对于4/1Si/O结构被折叠以将它们表示于适当的倒易晶格方向上。

[0079] 可以看出，与体硅(Si)相比，4/1Si/O结构的导带最小值位于伽玛点，然而价带最小值出现于(001)方向上的布里渊区的边缘(本文称为Z点)。还可以注意到，对于4/1Si/O结构，与Si的导带最小值的曲率相比，导带最小值的曲率更大，这是由于因附加氧层所引入的扰动而导致的能带分裂。

[0080] 图4B示出了体硅(连续线)和4/1Si/O超晶格25(虚线)两者的Z点的所计算带结构。该图示出了(100)方向上的价带的增强曲率。

[0081] 图4C示出了体硅(连续线)和5/1/3/1Si/O结构的图3(虚线)的超晶格25’两者的伽玛点和Z点两者的所计算带结构。由于5/1/3/1Si/O结构的对称性，在(100)和(010)方向上的所计算带结构是等同的。因而，电导率有效质量和迁移率预期在平行于层的平面(即垂直于(001)堆叠方向)上是各项同性的。应当注意，在5/1/3/1Si/O的实例中，导带最小值和价带最大值两者均位于或接近于Z点。

[0082] 尽管增大的曲率是对于减小的有效质量的指示，但是可以通过电导率倒数有效质量张量计算来进行适当的比较和区分。这让本申请人进一步得出推论，即5/1/3/1超晶格25’应当是基本上直接的带隙。如同本领域技术所理解的，用于光学跃迁的适当矩阵元素是有关直接和间接带隙行为之间的区别的另一个指标。

[0083] 转至图5A-6B，现在将描述隧穿二极管结构及关联的器件，包括上述超晶格技术(本文中也称为“MST”)。作为背景技术，谐振隧穿二极管以与p-n结二极管类似的方式工作，因为二极管将以正向偏压传导“导通”电流。然而，在p-n结二极管中，偏压电流使正向电流单调递增，而共振隧穿二极管(RTD)展现出负差分电阻(NDR)，其中电流水平随着偏压增加而下降。NDR特性会增加负载线上的操作点，并且因而对于不同的电路应用是有吸引力的。

[0084] 总体而言，大部分RTD器件使用III-V材料，这使得与硅基CMOS平台的整合变得很18
难。而且，在欧姆接触的接触区域通常需要高掺杂水平。例如，掺杂水平可以是至少×10 /cm3，并且对于更低的接触电阻，可能需要高于1×1020/cm3的水平。

[0085] 另一方面，RTD通常还在紧邻双势垒的和在双势垒之间的三个区域中使用相对低的掺杂水平，以防止杂质散射。通常基于电子平均自由程对比于双势垒层和隧道层厚度的16 3
大小来确定所需的掺杂水平。典型地，掺杂水平可以被设定为大约1×10 /cm。

[0086] N型和P型MST双势垒(DB)RTD结构110、110及其关联的带图101、102分别示于图5A、6B和图5B、6B中。N型DBRTD结构100说明性地包含叠层，包括(从底部起)底部n+Si接触层
102、第一超晶格势垒层103(如以上所述的超晶格层25、25’——在附图中标示为MST)、未掺杂(本征)的Si层104、第二超晶格势垒层105，以及上方的n+Si接触层106。类似地，P型DBRTD
110说明性地包含叠层，包括(从底部起)底部的p+Si接触层112、第一超晶格势垒层113、未掺杂(本征)的Si层114、第二超晶格势垒层115，以及上方的p+Si接触层116。

[0087] 有利的是，超晶格势垒层103、105和113、115可允许电势势垒形成于Si导带(CB)和价带(VB)内，同时在形成上接触层106、116时保持Si外延。也就是，上述超晶格结构可有利地允许半导体(如硅)键通过介入氧原子来传播，使得外延不被破坏，允许在第二超晶格势垒层105、115的顶部上形成单晶半导体接触层。

[0088] 势垒高度可以有利地使用上述不同的结构和制造技术针对给定的RTD应用进行调整。对于CB和VB两者，对非半导体(如氧)单层之间具有的间隔的4/1重复结构的模拟投射约0.6eV。而且，由MST势垒层产生的电势势垒强度可以基于例如每个单层的氧浓度、氧单层之间的间隔和所用氧单层的数量来调节，如同本领域技术人员所了解的。

[0089] 然而，超晶格膜的另一个重要特性是它可以有利地用于阻止掺杂剂从高度掺杂的接触层102、106和112、116扩散到未掺杂/本征层104、114中，如上文更多讨论过的。也就是，以相对精确的工艺控制，超晶格材料可有利地允许为RTD结构形成所期望的掺杂分布，其中在触点附近具有高浓度的掺杂，而在RTD区域中很少或没有掺杂。而且，超晶格材料还为异质外延膜生长提供应变缓冲能力，以及为异质外延膜的晶格失配提供应变缓冲作用。

[0090] 另外再参照图7A-8B，N型和P型DBRTD结构120、130的其他实例连同它们各自的带图121、131一起示出。与上文所述的DBRTD结构100、110相比，DBRTD结构120、130说明性地包含上方的SiO2势垒层125、135，而不是上方的超晶格势垒层。更特别地，N型DBRTD 120说明性地包含(从叠层的底部起)底部的n+Si接触层122、超晶格势垒层123、未掺杂(本征)的Si层124、SiO2上方的势垒层125，以及上方的n+多晶硅接触层126。类似地，P型DBRTD 130说明性地包含(从叠层的底部起)底部的p+Si接触层132、超晶格势垒层133、未掺杂(本征)的Si层134、SiO2势垒层135，以及上方的p+多晶硅接触层136。SiO2层125、135可以于MST单层的沉积期间按照与氧单层形成相似的方式来形成，但需要更长的暴露时间和/或更高的剂量，使得更多的Si键合点被O原子占用以形成SiO2。在这些实例中，上方的n+和p+Si接触层126、136为多晶硅，因为它们形成于SiO2上，这与上文所描述的可以外延生长于超晶格层105、
115上的单晶硅层106、116不同。

[0091] 转至图9A-10B，现在将描述分别与图6A和8A所示的P型结构110和130类似的示例的P型DBRTD结构140、150，只是Ge隧穿层144、154代替了前面实施例中的未掺杂(本征)Si层114、134。将薄Ge膜集成到Si中可有利地允许VB偏移用于适当的应用。在某些实施例中，硅锗(如Si1-xGex层，其中x＝0～1.0)同样可以用于层144、154。

[0092] P型DBRTD 140说明性地包含(从叠层的底部起)底部的p+Si接触层142、第一超晶格势垒层143、未掺杂(本征)的Ge隧穿层144、第二超晶格势垒层145，以及上方的p+Si接触层146。在第二实例中，P型DBRTD 150说明性地包含(从叠层的底部起)底部的p+Si接触层152、超晶格势垒层153、未掺杂(本征)的Ge层154、SiO2层155，以及上方的p+多晶硅Si接触层156。作为代替，这些相同的结构同样可以用n+接触层来形成，如同本领域技术人员所了解的。

[0093] 现在转至图11A-13B，谐振带间隧穿二极管(RITD)的三个实例160、170、180连同其各自的带图161、171、181一起示出，这三个谐振带间隧穿二极管(RITD)各自具有与图5A、7A和9A所示的层结构相似的层结构，区别在于现在这些实例中的上方和下方的接触层是相反掺杂的(即，以相反导电类型的掺杂剂掺杂的)。更特别地，在第一实例中，二极管160说明性地包含(从叠层的底部起)底部的p+Si接触层162、第一超晶格势垒层163、未掺杂(本征)的Si层164、第二超晶格势垒层165，以及n+Si上方的接触层166。在第二实例中，二极管170说明性地包含(从叠层的底部起)底部的p+Si接触层172、超晶格势垒层173、未掺杂(本征)的Si层174、SiO2势垒层175，以及上方的n+多晶硅接触层176。第三实例说明性地包含(从叠层的底部起)底部的p+Si接触层182、第一超晶格势垒层183、未掺杂(本征)的Ge层184、第二超晶格势垒层185，以及n+Si上方的接触层186。

[0094] 现在转至图14-16和23，图中提供了三个附加的示例RTD结构190、210和230，它们分别类似于图5A、9A和10A中所示的三个实例，只是另外还包含了附加电子平均自由程控制层。更特别地，第一实例为N型DBRTD，该N型DBRTD说明性地包含(从叠层的底部起)n+Si接触层191、第一超晶格层192、第一未掺杂的Si层193、第二超晶格层194、第二未掺杂的Si层195、第三超晶格层196、第三未掺杂的Si层197、第四超晶格层198，以及上方的n+Si接触层
199(注意，该结构在不同的实施例中同样可以具有p+接触层)。超晶格层194、196用作电势势垒层，并且层对192/193和197/198分别限定了电子平均自由程控制层200、201。

[0095] 第二实例是P型DBRTD 210，该P型DBRTD 210说明性地包含(从叠层的底部起)底部的p+Si接触层211、第一超晶格层212、第一未掺杂的Si层213、第二超晶格层214、未掺杂的Ge(或SiGe)层215、第三超晶格层216、第二未掺杂的Si层217、第四超晶格层218，以及上方的p+接触层219(注意，该结构在不同的实施例中可以具有N型接触层)。超晶格层214、216用作电势势垒层，并且层对212/213和217/218分别限定了电子平均自由程控制层220、221。

[0096] 第三实例是RITD 230，该RITD 230说明性地包含(从叠层的底部起)p+Si底部接触层231、第一超晶格层232、第一未掺杂的Si层233、第二超晶格层234、第二未掺杂的Si层235、第三超晶格层236、第三未掺杂的Si层237、第四超晶格层238，以及上方的n+Si接触层
239(注意，在其他实施例中，底部和上方的接触层的导电性可以是相反的)。超晶格层234、
236用作电势势垒层，并且层对232/233和237/238分别限定了电子平均自由程控制层240、
241。

[0097] 现在转至图17，该图示出了用一个或多个RTD结构272(如上文所描述的那些)来替换CMOS FINFET器件270中的钨(W)栓塞271的至少一部分的一个示例应用。应当指出，RTD结构272同样可以用于平面的半导体器件中。

[0098] 参照图18，在另一种示例实施例中，MOBILE器件说明性地包含如上文所述的DBRTD 281以及串联耦接于时钟信号Clock和地线之间的第二二极管282(在某些实施例中，该第二二极管282同样可以是如上文所描述的DBRTD)。而且，晶体管283具有与二极管282的第一和第二触点耦接的源极和漏极，并且其栅极与输入信号IN耦接。输出信号OUT被提供于二极管
281、282耦接在一起的点。

[0099] 在图19的流程图290中示出了示例的CMOS工艺流程，在该工艺流程中可以引入超晶格RTD模块以在CMOS器件内形成上述超晶格RTD结构。该流程始于浅沟槽隔离(STI)模块291，随后是阱模块292、栅极模块293、轻掺杂漏极(LDD)模块294、隔板和源极/漏极模块
295、硅化物模块296、触点/M1模块297和后端线路(BEOL)模块298。更特别地，在所示的实例中，DBRTD形成发生于硅化物模块296内，因为在氧化物化学气相沉积(CVD)之后，MST RTD模块被插入，这包括另一个(可选的)氧化物CVD、化学机械抛光(CMP)、RTD触点图形化，以及超晶格RTD外延，以制造所期望的RTD器件(这可以使用可选的CMP按毯状(blanket)形式在整个晶圆(MST1)上或者选择性地在晶圆(MST2)上的不同位置完成)。硅化物模块296还说明性地包括硅化物阻挡掩膜图形化，该图形化包括光刻、蚀刻和光刻胶(PR)去除，然后是硅化物金属物理气相沉积(PVD)，包括预清理和溅射，随后是硅化物快速热退火(RTA)，以及经由例如湿法蚀刻进行的金属去除。应当指出，某些步骤和模块在不同的实施例中可以按照不同的顺序来进行，取决于要制造的半导体器件的类型。

[0100] 各种器件可以使用上述结构和工艺来制造。一种这样的器件是基于隧穿的SRAM(TSRAM)单元。使用上述技术，可以生产出比常规的6T-SRAM单元(～150F2)小的单元，具有比常规DRAM单元(4～8F2)更小的能耗。例如，可以通过增加RTD的数量来提供对多位单元的适用性。

[0101] 其中可以实现上述DBRTD的其他逻辑电路元件包括FET和BJT。这种配置的一个潜在益处是可以包括高速操作，因为隧穿时间尺度在皮秒内。另一个潜在的好处是功率相对低的操作，因为状态改变期间的转换电流会受到谷值电流的限制。例如，在某些情况下，为了实现给定的功能，可以实现大于50％的电路元件减少，并且NDR设备的I-V曲线与其他设备的负载线相交(至少)两次。

[0102] 如上所述，本文描述的DBRTD的另一种有利应用是MOBILE逻辑元件。RTD不仅压缩了存储器和逻辑电路，还可以添加新功能。而且，将DBRTD结构集成到标准的Si CMOS中可以帮助从系统级别来改变未来的电路设计。例如，这可以使“神经元网络”逻辑取代传统的布尔逻辑。而且，这可以通过与传统的逻辑(如流水线纹波进位加法器)的混合集成来实现直接影响。

[0103] 受益于上文的描述和相关附图中给出的教导的本领域技术人员应当想得到本发明的许多修改和其他实施例。受益于前述描述和相关附图中呈现的教导的本领域技术人员将想到本发明的许多修改和其他实施例。因此，应当理解，本发明并不限于所公开的特定实施例，并且这些修改和实施例意指包括于所附权利要求书的范围内。

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