一种低抖动宽捕获频率范围的全数字锁相环
阅读：802发布：2020-05-12
专利汇可以提供一种低抖动宽捕获频率范围的全数字锁相环专利检索，专利查询，专利分析的服务。并且本 发明 公开了一种低抖动宽捕获 频率 范围的全数字 锁 相环，包括TDC模 块 、数字 滤波器 、DCO模块、二 分频器 和可变模分频器；TDC模块比较输入的参考时钟和反馈时钟的 相位 ，输出相位误差 信号 ； 数字滤波器 将相位误差信号转换为一组控制字，DCO模块根据该组控制字调整输出时钟的频率和相位；二分频器将输出时钟的频率降低一半、通过可变模分频器根据预设模值分频后生成反馈时钟给TDC模块比较；依此循环直至参考时钟与反馈时钟的频率一致，相位达到预设误差时，全数字 锁相环 锁定。TDC模块降低了输出抖动；DCO模块的调整扩宽了锁相环的捕获 频率范围 ，解决了现有 全数字锁相环 的抖动值较高、捕获频率范围较窄的问题。，下面是一种低抖动宽捕获频率范围的全数字锁相环专利的具体信息内容。
1.一种低抖动宽捕获频率范围的全数字锁相环，其特征在于，包括TDC模块、数字滤波器、DCO模块、二分频器和可变模分频器；
所述TDC模块比较输入的参考时钟和反馈时钟的相位，输出数字的相位误差信号；数字滤波器将相位误差信号转换为一组控制字，DCO模块根据该组控制字调整输出时钟的频率和相位；二分频器将输出时钟的频率降低一半，再通过可变模分频器根据预设模值分频后生成反馈时钟给TDC模块继续比较；
依此循环直至参考时钟与反馈时钟的频率一致，相位达到预设误差时，全数字锁相环锁定。
2.根据权利要求1所述的低抖动宽捕获频率范围的全数字锁相环，其特征在于，所述TDC模块包括PFD电路、整数TDC、小数TDC和译码器：
所述PFD电路比较参考时钟和反馈时钟的相位，输出相位误差起始信号和相位误差终止信号；根据相位误差起始信号和相位误差终止信号判断相位误差与整数TDC的分辨率的大小，并对应选择整数TDC工作或小数TDC工作；
整数TDC工作时输出一组31位的热温度计码；小数TDC工作时输出7位的独热码；
译码器将所述31位的热温度计码转换为相位误差信号的高5位，去掉独热码最后一位后转换为相位误差信号的低6位，整合后输出相位误差信号。
3.根据权利要求2所述的低抖动宽捕获频率范围的全数字锁相环，其特征在于，所述PFD电路判断相位误差大于整数TDC的分辨率时，控制整数TDC工作；相位误差小于整数TDC的分辨率时，控制小数TDC工作；
所述相位误差为相位误差起始信号和相位误差终止信号相邻两个上升沿之间的脉冲长度。
4.根据权利要求1所述的低抖动宽捕获频率范围的全数字锁相环，其特征在于，所述DCO模块包括：
DCO译码器，用于根据控制字生成两组粗调控制字和一组细调控制字；
DCO电路，用于根据两组粗调控制字调整输出时钟的频率和相位，根据细调控制字调整DCO模块的分辨率。
5.根据权利要求4所述的低抖动宽捕获频率范围的全数字锁相环，其特征在于，所述DCO电路包括：
粗调延时子电路，用于根据两组粗调控制字调整延时时间来调整输出时钟的频率和相位，并输出上限幅值信号和下限幅值信号；
细调延时子电路，用于根据细调控制字调整上限幅值信号和下限幅值信号的分辨率并输出对应的振荡信号；
反相器，用于将振荡信号反相输出输出时钟。
6.根据权利要求2所述的低抖动宽捕获频率范围的全数字锁相环，其特征在于，所述PFD电路包括第一触发器、第二触发器、第一与门、第二与门、第一与非门、第二与非门、第三与非门、第四与非门、第五与非门、第六与非门、第七与非门和与非门组；所述第一触发器和第二触发器的D脚均连接电源正极，第一触发器的CK脚连接参考时钟；第一触发器的Q脚连接与非门组的第一输入端、第一与非门的一输入端和第五与非门的一输入端；第一触发器的Rst脚连接第二触发器的Rst脚和第一与门的输出端，第二触发器的CK脚连接反馈时钟；
第二触发器的Q脚连接第二与门的一输入端、第四与非门的一输入端和第五与非门的另一输入端；第五与非门的输出端连接第一与门的一输入端，第一与门的另一输入端输入外部的复位信号，第五与非门的一输入端连接第二与门的另一输入端和第三与非门的一输入端，第二与门的输出端连接数字滤波器，第五与非门的另一输入端连接与非门组的第二输入端和第二与非门的一输入端；与非门组的第一输出端连接第一与非门的另一输入端、第四与非门的另一输入端和数字滤波器；与非门组的第二输出端连接第二与非门的另一输入端和第三与非门的一输入端，第一与非门的输出端连接第六与非门的一输入端，第二与非门的输出端连接第六与非门的另一输入端，第六与非门的输出端连接整数TDC和小数TDC，第三与非门的输出端连接第七与非门的一输入端，第四与非门的输出端连接第七与非门的另一输入端，第七与非门的输出端连接整数TDC和小数TDC。
7.根据权利要求6所述的低抖动宽捕获频率范围的全数字锁相环，其特征在于，所述第一触发器、第二触发器为灵敏放大器型的触发器。
8.根据权利要求6所述的低抖动宽捕获频率范围的全数字锁相环，其特征在于，所述整数TDC包括第三与门、31个D触发器和31个延时器；所述31个延时器串联成门延时链，所述第三与门的一输入端连接第六与非门的输出端，第三与门的另一输入端连接小数TDC，第三与门的输出端连接第一个延时器的输入端，各个延时器的D脚与各D触发器的输入端一对一连接，各D触发器的CK脚均连接第七与非门的输出端；各D触发器的Q脚连接译码器，输出31位的热温度计码。
9.根据权利要求8所述的低抖动宽捕获频率范围的全数字锁相环，其特征在于，所述小数TDC包括第一放大器、第二放大器、第三放大器、第四放大器、第五放大器、第六放大器、第七放大器、第一整数检测器、第二整数检测器、第三整数检测器、第四整数检测器、第五整数检测器、第六整数检测器、第七整数检测器、第一异或门、第二异或门、第三异或门、第四异或门、第五异或门、第六异或门和第七异或门；
所述第一放大器的一输入端连接第六与非门的输出端和第一整数检测器的一输入端，第一放大器的另一输入端连接第七与非门的输出端和第一整数检测器的另一输入端，第一整数检测器的输出端连接第三与门的另一输入端，第一放大器的一输出端连接第二放大器的一输入端和第二整数检测器的一输入端，第一放大器的另一输出端连接第二放大器的另一输入端和第二整数检测器的另一输入端，第二放大器的一输出端连接第三放大器的一输入端和第三整数检测器的一输入端，第二放大器的另一输出端连接第三放大器的另一输入端和第三整数检测器的另一输入端，第三放大器的一输出端连接第四放大器的一输入端和第四整数检测器的一输入端，第三放大器的另一输出端连接第四放大器的另一输入端和第四整数检测器的另一输入端，第四放大器的一输出端连接第五放大器的一输入端和第五整数检测器的一输入端，第四放大器的另一输出端连接第五放大器的另一输入端和第五整数检测器的另一输入端，第五放大器的一输出端连接第六放大器的一输入端和第六整数检测器的一输入端，第五放大器的另一输出端连接第六放大器的另一输入端和第六整数检测器的另一输入端，第六放大器的一输出端连接第七放大器的一输入端和第七整数检测器的一输入端，第六放大器的另一输出端连接第七放大器的另一输入端和第七整数检测器的另一输入端，第一异或门的一端电源负极，第二整数检测器的输出端连接第一异或门的另一端和第二异或门的一端，第三整数检测器的输出端连接第二异或门的另一端和第三异或门的一端，第四整数检测器的输出端连接第三异或门的另一端和第四异或门的一端，第五整数检测器的输出端连接第四异或门的另一端和第五异或门的一端，第六整数检测器的输出端连接第五异或门的另一端和第六异或门的一端，第七整数检测器的输出端连接第六异或门的另一端和第七异或门的一端，第七异或门的另一端连接电源正极；各异或门的输出端连接译码器，输出7位的独热码。
一种低抖动宽捕获频率范围的全数字锁相环
技术领域
背景技术
[0002] 锁相环（Phase-Locked Loop,PLL）是一种自动控制反馈系统，其通过比较外部参考时钟信号与反馈时钟信号的频率相位，产生与参考时钟信号频率相位一致时钟信号。换而言之，锁相环是用来锁定和追踪参考时钟信号的频率和相位的。当锁相环处于锁定状态时，反馈时钟频率与参考时钟频率一致，反馈时钟相位与参考时钟相位之间存在一个微小误差。
[0003] 根据设计方法的不同，锁相环又可以分为模拟锁相环，数字锁相环和全数字锁相环。如图1所示的一个经典的锁相环系统结构，其包括一个数字鉴相器、数字滤波器、数控振荡器和数字分频器。ADPLL（All-Digitally controlled Phase-Locked Loop，全数字控制的锁相环或全数字锁相环）具有的稳定性，灵活性和可移植性使其在近年获得了大量的研究兴趣，并在某些高性能应用场合上取代了传统的模拟锁相环。
[0004] 抖动是锁相环的一个重要性能指标，为了让全数字锁相环的抖动性能能够与模拟锁相环的抖动性能媲美，在锁相环设计中需要不断降低锁相环的输出抖动值。基于环形振荡器的全数字锁相环虽然输出频率不高，但面积小易于实现。为了提高锁相环的应用场合，还需要扩宽锁相环的捕获频率范围。
[0005] 因而现有技术还有待改进和提高。
发明内容
[0006] 鉴于上述现有技术的不足之处，本发明的目的在于提供一种低抖动宽捕获频率范围的全数字锁相环，以解决现有全数字锁相环的抖动值较高、捕获频率范围较窄的问题。
[0007] 为了达到上述目的，本发明采取了以下技术方案：一种低抖动宽捕获频率范围的全数字锁相环，其包括TDC模块、数字滤波器、DCO模块、二分频器和可变模分频器；
所述TDC模块比较输入的参考时钟和反馈时钟的相位，输出数字的相位误差信号；数字滤波器将相位误差信号转换为一组控制字，DCO模块根据该组控制字调整输出时钟的频率和相位；二分频器将输出时钟的频率降低一半，再通过可变模分频器根据预设模值分频后生成反馈时钟给TDC模块继续比较；
依此循环直至参考时钟与反馈时钟的频率一致，相位达到预设误差时，全数字锁相环锁定。
所述TDC模块比较输入的参考时钟和反馈时钟的相位，输出数字的相位误差信号；数字滤波器将相位误差信号转换为一组控制字，DCO模块根据该组控制字调整输出时钟的频率和相位；二分频器将输出时钟的频率降低一半，再通过可变模分频器根据预设模值分频后生成反馈时钟给TDC模块继续比较；
依此循环直至参考时钟与反馈时钟的频率一致，相位达到预设误差时，全数字锁相环锁定。
[0008] 所述的低抖动宽捕获频率范围的全数字锁相环中，所述TDC模块包括PFD电路、整数TDC、小数TDC和译码器：所述PFD电路比较参考时钟和反馈时钟的相位，输出相位误差起始信号和相位误差终止信号；根据相位误差起始信号和相位误差终止信号判断相位误差与整数TDC的分辨率的大小，并对应选择整数TDC工作或小数TDC工作；
整数TDC工作时输出一组31位的热温度计码；小数TDC工作时输出7位的独热码；
译码器将所述31位的热温度计码转换为相位误差信号的高5位，去掉独热码最后一位后转换为相位误差信号的低6位，整合后输出相位误差信号。
整数TDC工作时输出一组31位的热温度计码；小数TDC工作时输出7位的独热码；
译码器将所述31位的热温度计码转换为相位误差信号的高5位，去掉独热码最后一位后转换为相位误差信号的低6位，整合后输出相位误差信号。
[0009] 所述的低抖动宽捕获频率范围的全数字锁相环中，所述PFD电路判断相位误差大于整数TDC的分辨率时，控制整数TDC工作；相位误差小于整数TDC的分辨率时，控制小数TDC工作；所述相位误差为相位误差起始信号和相位误差终止信号相邻两个上升沿之间的脉冲长度。
[0010] 所述的低抖动宽捕获频率范围的全数字锁相环中，所述DCO模块包括：DCO译码器，用于根据控制字生成两组粗调控制字和一组细调控制字；
DCO电路，用于根据两组粗调控制字调整输出时钟的频率和相位，根据细调控制字调整DCO模块的分辨率。
DCO电路，用于根据两组粗调控制字调整输出时钟的频率和相位，根据细调控制字调整DCO模块的分辨率。
[0011] 所述的低抖动宽捕获频率范围的全数字锁相环中，所述DCO电路包括：粗调延时子电路，用于根据两组粗调控制字调整延时时间来调整输出时钟的频率和相位，并输出上限幅值信号和下限幅值信号；
细调延时子电路，用于根据细调控制字调整上限幅值信号和下限幅值信号的分辨率并输出对应的振荡信号；
反相器，用于将振荡信号反相输出输出时钟。
细调延时子电路，用于根据细调控制字调整上限幅值信号和下限幅值信号的分辨率并输出对应的振荡信号；
反相器，用于将振荡信号反相输出输出时钟。
[0012] 所述的低抖动宽捕获频率范围的全数字锁相环中，所述PFD电路包括第一触发器、第二触发器、第一与门、第二与门、第一与非门、第二与非门、第三与非门、第四与非门、第五与非门、第六与非门、第七与非门和与非门组；所述第一触发器和第二触发器的D脚均连接电源正极，第一触发器的CK脚连接参考时钟；第一触发器的Q脚连接与非门组的第一输入端、第一与非门的一输入端和第五与非门的一输入端；第一触发器的Rst脚连接第二触发器的Rst脚和第一与门的输出端，第二触发器的CK脚连接反馈时钟；第二触发器的Q脚连接第二与门的一输入端、第四与非门的一输入端和第五与非门的另一输入端；第五与非门的输出端连接第一与门的一输入端，第一与门的另一输入端输入外部的复位信号，第五与非门的一输入端连接第二与门的另一输入端和第三与非门的一输入端，第二与门的输出端连接数字滤波器，第五与非门的另一输入端连接与非门组的第二输入端和第二与非门的一输入端；与非门组的第一输出端连接第一与非门的另一输入端、第四与非门的另一输入端和数字滤波器；与非门组的第二输出端连接第二与非门的另一输入端和第三与非门的一输入端，第一与非门的输出端连接第六与非门的一输入端，第二与非门的输出端连接第六与非门的另一输入端，第六与非门的输出端连接整数TDC和小数TDC，第三与非门的输出端连接第七与非门的一输入端，第四与非门的输出端连接第七与非门的另一输入端，第七与非门的输出端连接整数TDC和小数TDC。
[0013] 所述的低抖动宽捕获频率范围的全数字锁相环中，所述第一触发器、第二触发器为灵敏放大器型的触发器。
[0014] 所述的低抖动宽捕获频率范围的全数字锁相环中，所述整数TDC包括第三与门、31个D触发器和31个延时器；所述31个延时器串联成门延时链，所述第三与门的一输入端连接第六与非门的输出端，第三与门的另一输入端连接小数TDC，第三与门的输出端连接第一个延时器的输入端，各个延时器的D脚与各D触发器的输入端一对一连接，各D触发器的CK脚均连接第七与非门的输出端；各D触发器的Q脚连接译码器，输出31位的热温度计码。
[0015] 所述的低抖动宽捕获频率范围的全数字锁相环中，所述小数TDC包括第一放大器、第二放大器、第三放大器、第四放大器、第五放大器、第六放大器、第七放大器、第一整数检测器、第二整数检测器、第三整数检测器、第四整数检测器、第五整数检测器、第六整数检测器、第七整数检测器、第一异或门、第二异或门、第三异或门、第四异或门、第五异或门、第六异或门和第七异或门；所述第一放大器的一输入端连接第六与非门的输出端和第一整数检测器的一输入端，第一放大器的另一输入端连接第七与非门的输出端和第一整数检测器的另一输入端，第一整数检测器的输出端连接第三与门的另一输入端，第一放大器的一输出端连接第二放大器的一输入端和第二整数检测器的一输入端，第一放大器的另一输出端连接第二放大器的另一输入端和第二整数检测器的另一输入端，第二放大器的一输出端连接第三放大器的一输入端和第三整数检测器的一输入端，第二放大器的另一输出端连接第三放大器的另一输入端和第三整数检测器的另一输入端，第三放大器的一输出端连接第四放大器的一输入端和第四整数检测器的一输入端，第三放大器的另一输出端连接第四放大器的另一输入端和第四整数检测器的另一输入端，第四放大器的一输出端连接第五放大器的一输入端和第五整数检测器的一输入端，第四放大器的另一输出端连接第五放大器的另一输入端和第五整数检测器的另一输入端，第五放大器的一输出端连接第六放大器的一输入端和第六整数检测器的一输入端，第五放大器的另一输出端连接第六放大器的另一输入端和第六整数检测器的另一输入端，第六放大器的一输出端连接第七放大器的一输入端和第七整数检测器的一输入端，第六放大器的另一输出端连接第七放大器的另一输入端和第七整数检测器的另一输入端，第一异或门的一端电源负极，第二整数检测器的输出端连接第一异或门的另一端和第二异或门的一端，第三整数检测器的输出端连接第二异或门的另一端和第三异或门的一端，第四整数检测器的输出端连接第三异或门的另一端和第四异或门的一端，第五整数检测器的输出端连接第四异或门的另一端和第五异或门的一端，第六整数检测器的输出端连接第五异或门的另一端和第六异或门的一端，第七整数检测器的输出端连接第六异或门的另一端和第七异或门的一端，第七异或门的另一端连接电源正极；各异或门的输出端连接译码器，输出7位的独热码。
[0016] 相较于现有技术，本发明提供的低抖动宽捕获频率范围的全数字锁相环，通过TDC模块比较输入的参考时钟和反馈时钟的相位，输出数字的相位误差信号；数字滤波器将相位误差信号转换为一组控制字，DCO模块根据该组控制字调整输出时钟的频率和相位；二分频器将输出时钟的频率降低一半，再通过可变模分频器根据预设模值分频后生成反馈时钟给TDC模块继续比较；依此循环直至参考时钟与反馈时钟的频率一致，相位达到预设误差时，全数字锁相环锁定。TDC模块提高了鉴别相位误差的准确度、降低了输出抖动； DCO模块的调整扩宽了锁相环的捕获频率范围，解决了现有全数字锁相环的抖动值较高、捕获频率范围较窄的问题。附图说明
[0017] 图1为现有锁相环系统结构。
[0018] 图2为本发明提供的低抖动宽捕获频率范围的全数字锁相环的结构框图。
[0019] 图3为本发明提供的全数字锁相环中TDC模块的结构框图。
[0020] 图4为本发明提供的全数字锁相环中PFC电路的电路图。
[0021] 图5为本发明提供的全数字锁相环中整数TDC的电路图。
[0022] 图6为本发明提供的全数字锁相环中小数TDC的电路图。
[0023] 图7为本发明提供的全数字锁相环中译码器的输入输出示意图。
[0024] 图8为本发明提供的全数字锁相环中译码器的工作流程图。
[0025] 图9为本发明提供的全数字锁相环中DCO电路的电路图。
[0026] 图10为本发明提供的全数字锁相环中细调延时子电路的电路图。
具体实施方式
[0027] 本发明提供一种低抖动宽捕获频率范围的全数字锁相环。为使本发明的目的、技术方案及效果更加清楚、明确，以下参照附图并举实施例对本发明进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
[0028] 请参阅图2，本发明实施例提供一种低抖动宽捕获频率范围的全数字锁相环，其包括TDC（Timer Digital Converter，时间数字转换器）模块10、数字滤波器20、DCO（Digitally Controlled Oscillator，数控振荡器）模块30、二分频器40和可变模分频器50。所述TDC模块10比较参考时钟（外部输入）in_Refclk和反馈时钟in_Divclk的相位，输出数字的相位误差信号给数字滤波器20，数字滤波器20经过内部一系列运算将相位误差信号转换为一组控制字并传输给DCO模块30，DCO模块30根据控制字调整输出时钟Out_CLK的频率和相位；所述二分频器40将输出时钟的频率降低一半，再通过可变模分频器根据预设模值分频后生成反馈时钟反馈给TDC模块10。TDC模块10再继续比较，如此循环工作直到参考时钟与反馈时钟的频率一致，相位存在预设误差（很微小，如小于锁相环锁定周期的5%）时，锁相环锁定（通常把抖动值小于锁相环锁定周期的5%时认为锁相锁定）。本实施例中的锁相环即全数字锁相环。
[0029] 本实施例中，ADPLL的核心部分是TDC模块10和DCO模块30。请一并参阅图3，所述TDC模块10包括PFD（Phase Frequency Detector，鉴频鉴相器或鉴相器）电路110、整数TDC 120、小数TDC 130和译码器140。
[0030] 其中，对于微小的相位误差，TDC模块10调用小数TDC 130进行量化；对于较大的相位误差，TDC模块10调用整数TDC 120进行量化。小数TDC 130的分辨率高且呈亚指数分布，整数TDC 120的动态范围大且具有良好的线性度。这样在确保TDC模块10动态范围的同时也能提高其分辨率，非常适合PLL（锁相环）的设计需求。
[0031] TDC模块10的工作原理为：PFD电路110比较参考时钟in_Refclk和反馈时钟in_Divclk的相位，输出相位误差方向信号Dir、相位误差更新信号Update、相位误差起始信号Start和相位误差终止信号Stop。TDC根据相位误差的大小，自动选择整数TDC或小数TDC工作，具体为：当相位误差大于整数TDC 120的分辨率时，整数TDC 120工作，小数TDC 130输出0。当相位误差小于整数TDC 120的分辨率时，小数TDC 130工作，整数TDC 120输出0。
[0032] 整数TDC 120由传统的门延时链TDC组成，其分辨率τ等于两个反相器的延时（在0.18μm CMOS工艺下，反相器传输延时≈40ps,则τ≈80ps)。整数TDC 120输出一组31位的热温度计码High[30:0]。小数TDC 130由一组串联的两倍时间放大器组成，其能把微小的相位误差放大到τ以上。小数TDC产生7位的独热码Low[6:0]，每一位表示的精度分别对应为τ的
2-1，2-2，……，2-6，2-7 。译码器140将整数TDC 120的31位热温度计码翻译为数字的相位误差信号DPhaseError的高5位；把7位的小数TDC的独热码去掉最后一位，转换为相位误差信号DPhaseError的低6位；整合后即可输出完整的11位的相位误差信号DPhaseError。整个TDC模块10最后输出11位数字的相位误差信号DPhaseError。TDC模块10的分辨率为1.25ps，动态范围为2.5ns。
2-1，2-2，……，2-6，2-7 。译码器140将整数TDC 120的31位热温度计码翻译为数字的相位误差信号DPhaseError的高5位；把7位的小数TDC的独热码去掉最后一位，转换为相位误差信号DPhaseError的低6位；整合后即可输出完整的11位的相位误差信号DPhaseError。整个TDC模块10最后输出11位数字的相位误差信号DPhaseError。TDC模块10的分辨率为1.25ps，动态范围为2.5ns。
[0033] 请一并参阅图4，所述PFD电路110包括第一触发器SAFF1、第二触发器SAFF2、第一与门A1、第二与门A2、第一与非门S1、第二与非门S2、第三与非门S3、第四与非门S4、第五与非门S5、第六与非门S6、第七与非门S7和与非门组111；所述第一触发器SAFF1和第二触发器SAFF2的D脚均连接电源正极VDD，第一触发器SAFF1的CK脚连接参考时钟in_Refclk；第一触发器SAFF1的Q脚连接与非门组111的第一输入端I1、第一与非门S1的一输入端和第五与非门S5的一输入端；第一触发器SAFF1的Rst脚连接第二触发器SAFF2的Rst脚和第一与门A1的输出端，第二触发器SAFF2的CK脚连接反馈时钟in_Divclk；第二触发器SAFF2的Q脚连接第二与门A2的一输入端、第四与非门S4的一输入端和第五与非门S5的另一输入端；第五与非门S5的输出端连接第一与门A1的一输入端，第一与门A1的另一输入端输入外部的复位信号in_Reset，第五与非门S5的一输入端连接第二与门A2的另一输入端和第三与非门S3的一输入端，第二与门A2的输出端连接数字滤波器（Update），第五与非门S5的另一输入端连接与非门组111的第二输入端I2和第二与非门S2的一输入端；与非门组111的第一输出端O1连接第一与非门S1的另一输入端、第四与非门S4的另一输入端和数字滤波器（Dir）；与非门组111的第二输出端O2连接第二与非门S2的另一输入端和第三与非门S3的一输入端，第一与非门S1的输出端连接第六与非门S6的一输入端，第二与非门S2的输出端连接第六与非门S6的另一输入端，第六与非门S6的输出端（Start）连接整数TDC和小数TDC，第三与非门S3的输出端连接第七与非门S7的一输入端，第四与非门S4的输出端连接第七与非门S7的另一输入端，第七与非门S7的输出端（Stop）连接整数TDC和小数TDC。
[0034] 所述与非门组111的电路结构如图4所示，此处不作详述。PFD电路110的核心技术是采用灵敏放大器型的触发器（SAFF1、SAFF2）代替传统传输门触发器，使得PFD电路（鉴相器）降低了对建立时间的依赖，提高了鉴相器的时序性能和相位误差鉴别的准确性。这个鉴相器通过相位误差起始信号Start和相位误差终止信号Stop相邻两个上升沿之间的脉冲长度来表示相位误差。相位误差起始信号Start表示相位误差的起始，相位误差终止信号Stop表示相位误差的终止。相位误差方向信号Dir表示相位误差的方向，当参考时钟的相位超前反馈时钟时，Dir输出高电平；当参考时钟的相位滞后于反馈时钟的相位时，Dir输出低电平；Dir信号连接到锁相环的数字滤波器端，用于数字滤波器的数据处理。每个相位误差检测完毕时（即每当一个相位误差测量完毕），相位误差更新信号Update输出一个短暂的脉冲信号，Update经过时钟发生器产生数字滤波器的同步时钟。
[0035] 整数TDC的主要功能是提高TDC的动态范围，因此整数TDC的分辨率不需要做的很高，但是线性度要好。本实施例中，所述整数TDC采用门延时链TDC结构，请一并参阅图5，整数TDC包括第三与门A3、31个D触发器（DFF0~ DFF30）和31个延时器（BUF0~BUF30）；所述31个延时器（BUF0~BUF30）串联成门延时链，所述第三与门A3的一输入端（Start）连接第六与非门S6的输出端，第三与门A3的另一输入端（EN_BTDC）连接小数TDC，第三与门A3的输出端连接第一个延时器BUF0的输入端（即门延时链的输入端），各个延时器（BUF0~BUF30）的D脚与各D触发器的输入端一对一连接（BUF0连DFF0，BUF1连DFF1，以此类推），各D触发器（DFF0~ DFF30）的CK脚均连接第七与非门S7的输出端；各D触发器（DFF0~ DFF30）的Q脚连接译码器，输出31位的热温度计码High[30:0]。
[0036] 图5中的使能信号EN_BTDC是从小数TDC传输过来的，当相位误差小于门延时链的延时τ时，使能信号EN_BTDC为低电平，整数TDC不工作。当相位误差大于τ时，使能信号EN_BTDC为高电平，整数TDC工作。相位误差起始信号Start沿着门延时链向前传输，由于每个D触发器（DFF）的输入端连着一个延时器BUF的输出。所有D触发器的时钟端连接相位误差终止信号Stop，当相位误差终止信号Stop上升沿到来时，D触发器采集每个延时器BUF输出的值，得到一组温度计码形式的相位误差信号。延时器BUF由两个串联的反相器组成，在SMIC 0.18μm CMOS工艺下，反相器的延时大概是40ps，因此整数TDC的分辨率是80ps。因为整数TDC有31个延时单元，因此整数TDC的动态范围为2.48ns(31×80 ps)，约等于2.5ns。
[0037] 小数TDC是整个TDC的关键，请一并参阅图6，其包括第一放大器TA0、第二放大器TA1、第三放大器TA2、第四放大器TA3、第五放大器TA4、第六放大器TA5、第七放大器TA6、第一整数检测器C0、第二整数检测器C1、第三整数检测器C2、第四整数检测器C3、第五整数检测器C4、第六整数检测器C5、第七整数检测器C6、第一异或门X0、第二异或门X1、第三异或门X2、第四异或门X3、第五异或门X4、第六异或门X5和第七异或门X6。
[0038] 所述第一放大器TA0的一输入端连接第六与非门S6的输出端（Start）和第一整数检测器C0的一输入端，第一放大器TA0的另一输入端连接第七与非门S7的输出端（Stop）和第一整数检测器C0的另一输入端，第一整数检测器C0的输出端连接第三与门A3的另一输入端（EN_BTDC），第一放大器TA0的一输出端连接第二放大器TA1的一输入端和第二整数检测器C1的一输入端，第一放大器TA0的另一输出端连接第二放大器TA1的另一输入端和第二整数检测器C1的另一输入端，第二放大器TA1的一输出端连接第三放大器TA2的一输入端和第三整数检测器C2的一输入端，第二放大器TA0的另一输出端连接第三放大器TA2的另一输入端和第三整数检测器C2的另一输入端，第三放大器TA2的一输出端连接第四放大器TA3的一输入端和第四整数检测器C3的一输入端，第三放大器TA2的另一输出端连接第四放大器TA3的另一输入端和第四整数检测器C3的另一输入端，第四放大器TA3的一输出端连接第五放大器TA4的一输入端和第五整数检测器C4的一输入端，第四放大器TA3的另一输出端连接第五放大器TA4的另一输入端和第五整数检测器C4的另一输入端，第五放大器TA4的一输出端连接第六放大器TA5的一输入端和第六整数检测器C5的一输入端，第五放大器TA4的另一输出端连接第六放大器TA5的另一输入端和第六整数检测器C5的另一输入端，第六放大器TA5的一输出端连接第七放大器TA6的一输入端和第七整数检测器C6的一输入端，第六放大器TA5的另一输出端连接第七放大器TA6的另一输入端和第七整数检测器C6的另一输入端，第一异或门X0的一端电源负极VSS，第二整数检测器C1的输出端连接第一异或门X0的另一端和第二异或门X1的一端，第三整数检测器C2的输出端连接第二异或门X1的另一端和第三异或门X2的一端，第四整数检测器C3的输出端连接第三异或门X2的另一端和第四异或门X3的一端，第五整数检测器C4的输出端连接第四异或门X3的另一端和第五异或门X4的一端，第六整数检测器C5的输出端连接第五异或门X4的另一端和第六异或门X5的一端，第七整数检测器C6的输出端连接第六异或门X5的另一端和第七异或门X6的一端，第七异或门X6的另一端连接电源正极VDD；各异或门的输出端连接译码器，输出7位的独热码Low[6:0]。
[0039] 放大器为两倍时间放大器（TA ，Time Amplifier）。相位误差在7个放大器串联的TA链中传输，每经过一个放大器就将输入的相位误差放大两倍。整数检测器的作用是检测相位误差是否大于整数TDC的分辨率τ（≈80ps）。当放大器输出的相位误差大于τ时，整数检测器输出逻辑1；当放大器输出的相位误差小于τ时，整数检测器输出逻辑0。最后多接一个放大器（TA6）是为了让最后一个整数检测器的驱动能力与之前的整数检测器相同。异或门的作用是把7个整数检测器的输出转换为7位的独热码。整数检测器的检测门槛是80ps，独热码Low[6：0]是7位的二进制数的独热码，每次有且仅有一位是1，其他位都是0。例如，D[6：0]=1000000，D6为1则代表相位误差信号为40ps(=80×2-1)。D[6：0]=0100000，D5为1则代表相位误差信号为20ps(=80×2-2)。D[6：0]=0010000，D4为1则代表相位误差信号为10ps(=80×2-3)。D[6：0]=0001000，D3为1则代表相位误差信号为5ps(=80×2-4)。D[6：0]=0000100，D2-5
为1则代表相位误差信号为2.5ps(=80×2 )；D[6：0]=0000010，D1为1则代表相位误差信号为1.25ps(=80×2-6)； D[6：0]=0000001，D0则代表了所有小于1.25ps的相位误差信号。
为1则代表相位误差信号为2.5ps(=80×2 )；D[6：0]=0000010，D1为1则代表相位误差信号为1.25ps(=80×2-6)； D[6：0]=0000001，D0则代表了所有小于1.25ps的相位误差信号。
[0040] 本实施例中取分辨率1.25ps，因此最后的Low0位在译码过程中会被过滤掉。当PLL快要达到锁定状态时，TDC模块输入的相位误差远远小于整数TDC的分辨率，为了降低功耗，因此在TA链前端多加了一个整数检测器来输出整数TDC的使能信号EN_BTDC，这样当相位误差很小的时候就可以关掉整数TDC只留小数TDC工作。
[0041] 请一并参阅图7，所述in_Reset表示译码器的复位信号，EN_BTDC是译码器的使能信号。译码器的工作流程如图8所示：当任一输入信号发生变化时，判断复位信号in_Reset的有效性。当复位信号in_Reset有效（低电平0有效）时，译码器复位，输出相位误差信号DPhaseError[10:0]为0；当复位信号in_RUN无效时，译码器根据使能信号EN_BTDC判断是整数TDC工作还是小数TDC工作。使能信号EN_BTDC为1则整数TDC工作，直接将相位误差信号DPhaseError低六位设置为0，将整数TDC输出的31位温度计码转换为相位误差信号DPhaseError的高五位输出。使能信号EN_BTDC为0则小数TDC工作，直接将相位误差信号DPhaseError高五位设置为0，将小数TDC输出的7位独热码舍去最后一位作为相位误差信号DPhaseError低六位。这样一共组成了11位的数字的相位误差信号DPhaseError。
[0042] 本实施采用基于级联机构的DCO模块30设计，图2中示出DCO模块30包括DCO译码器310和DCO电路320。所述DCO译码器310根据控制字生成两组粗调控制字（L[2:0]和U[2:0]）和一组细调控制字（F[5:0]）；DCO电路320根据两组粗调控制字调整输出时钟的频率和相位，根据细调控制字提高DCO模块的分辨率。
[0043] 请一并参阅图9，所述DCO电路320采用级联结构，包括粗调延时子电路311、细调延时子电路312和反相器313。粗调延时子电路311采用延时路径选择技术来提高DCO的频率输出范围，其根据两组粗调控制字调整延时时间来调整输出时钟的频率和相位，并输出上限幅值信号UPPER和下限幅值信号LOWER。细调延时子电路312采用插值技术来提高DCO分辨的分辨率，其根据细调控制字调整上限幅值信号UPPER和下限幅值信号LOWER的分辨率并输出对应的振荡信号Out_DCO。反相器313用于将振荡信号Out_DCO反相即可输出输出时钟Out_CLK。
[0044] 所述粗调延时子电路包括第一开关IS1（三态反相器）、第二开关IS2、第三开关IS3、第四开关IS4、第五开关IS5、第六开关IS6、第一主反相器IM1、第二主反相器IM2、第三主反相器IM3、第四主反相器IM4、第五主反相器IM5、第六主反相器IM6、第七主反相器IM7、第八主反相器IM8、第九主反相器IM9、第十主反相器IM10、第十一主反相器IM11、第一补偿反相器IC1、第二补偿反相器IC2、第三补偿反相器IC3、第四补偿反相器IC4、第五补偿反相器IC5、第六补偿反相器IC6、第七补偿反相器IC7、第八补偿反相器IC8、第九补偿反相器IC9、第十补偿反相器IC10、第十一补偿反相器IC11和第八与非门S8。
[0045] 所述第八与非门S8的一输入端连接第一补偿反相器IC1的输入端和细调延时子电路312，第八与非门S8的另一输入端输入复位信号；第八与非门S8的输出端连接第一开关IS1的输入端、第一主反相器IM1的输入端和第三补偿反相器IC3的输入端；第一主反相器IM1的输出端连接第二主反相器IM2的输入端、第一补偿反相器IC1的输出端和第二补偿反相器IC2的输入端；第二主反相器IM2的输出端连接第三主反相器IM3的输入端、第三补偿反相器IC3的输出端、第四补偿反相器IC4的输入端和第二开关IS2的输入端；第三主反相器IM3的输出端连接第四主反相器IM4的输入端、第二补偿反相器IC2的输出端和第五补偿反相器IC5的输入端；第四主反相器IM4的输出端连接第五主反相器IM5的输入端、第四补偿反相器IC4的输出端、第三开关IS3的输入端和第七补偿反相器IC7的输入端；第五主反相器IM5的输出端连接第六主反相器IM6的输入端、第五补偿反相器IC5的输出端和第六补偿反相器IC6的输入端；第六主反相器IM6的输出端连接第七主反相器IM7的输入端、第七补偿反相器IC7的输出端、第四开关IS4的输入端和第八补偿反相器IC8的输入端；第七主反相器IM7的输出端连接第八主反相器IM8的输入端、第六补偿反相器IC6的输出端和第九补偿反相器IC9的输入端；第八主反相器IM8的输出端连接第九主反相器IM9的输入端、第八补偿反相器IC8的输出端、第五开关IS5的输入端和第十一补偿反相器IC11的输入端；第九主反相器IM9的输出端连接第十主反相器IM10的输入端、第九补偿反相器IC9的输出端和第十补偿反相器IC10的输入端；第十主反相器IM10的输出端连接第十一主反相器IM11的输入端、第十一补偿反相器IC11的输出端和第六开关IS6的输入端；第十一主反相器IM11的输出端连接第十补偿反相器IC10的输出端；第一开关IS1、第二开关IS2、第三开关IS3、第四开关IS4、第五开关IS5、第六开关IS6的控制端均连接DCO译码器310（L[2:0]，U[2:0]）；第一开关IS1、第三开关IS3、第五开关IS5的输出端均相连且连接细调延时子电路312的一端；第二开关IS2、第四开关IS4、第六开关IS6的输出端均相连且连接细调延时子电路312的另一端。
[0046] 其中，延时单元如图中虚线框所示，一个延时单元的延时为112ps。为了使数控振荡器能够具备复位功能，第一个延时单元的反相器换成了与非门（S8）。粗调延时链工作时每次只能选择相邻的两个开关打开，这样是为了防止DCO输出频率发生突变。当开关IS1（L[0]）和IS2（U[0]）打开其他开关都关闭时，粗调延时链的传输延时最小，DCO电路的输出频率最高。当开关IS5（L[2] ）和IS6（U[2]）打开其他开关都关闭时，延时链的延时最大，DCO电路的输出频率最小。
[0047] 本实施例中设置有5个粗调频率选择范围。粗调延时链中的补偿反相器的作用是抑制电源噪声。当电源噪声对补偿反相器延时的改变与两个主反相器延时的改变相等时，两个相反的电压极性就可以抵消电源噪声对数控振荡器的影响。补偿反相器不但可以抵消电源噪声的影响，还不会破坏主反相器的绝对延时，因为当主反相器快速驱动节点翻转到相反极性时，补偿反相器还没有完全传输完。这种结构的DCO模块节点到节点间的延时小，因为信号在这条链上传输时摆幅略小于电源和地之间的摆幅，因此这种结构的振荡器可以输出更高的频率。在满足补偿条件的情况下，补偿反相器的尺寸越小，DCO模块（振荡器）的输出频率就越高。
[0048] 细调延时子电路312由三态反相器（图9中用I表示，一个正相输入，一个反相后输入）组成。细调延时子电路312是为了提高所设计DCO模块的分辨率，请一并参阅图10，所述细调延时子电路312包括7个三态反相器（I1~I7，控制信号正相输入）和7个三态反相反相器（Iv1~Iv7，控制信号反相输入，控制端上有反相标识（圆圈））。1个三态反相器和1个三态反相反相器组成一组（如虚线所示），则共有7组；每组中三态反相器的控制端和三态反相反相器的控制端相连，一组中三态反相器的控制端连接电源正极VDD；其余6组中三态反相器的控制端均连接DCO译码器，分别输入一个细调控制字（F[0]~F[5]）；每组中三态反相器（I1~I7）的输入端均连接第一开关IS1的输出端，三态反相反相器（Iv1~Iv7）的输入端均连接第二开关IS2的输出端；每组中三态反相器（I1~I7）的输出端连接三态反相反相器（Iv1~Iv7）的输出端；各组的三态反相器（I1~I7）的输出端均相连且连接反相器313，输出振荡信号Out_DCO。振荡信号Out_DCO再经过反相器313反相后输出输出时钟Out_CLK。
[0049] 采用这种结构是因为插值技术可以很容易改变路径延时。图中三态反相器上的数字代表的是三态反相器尺寸的权重，例如一个控制字F[0]控制的三态反相器的尺寸（WP/WN，WP是PMOS管的尺寸，WN是NMOS管的尺寸）是2，那么控制字F[1]控制的三态反相器的尺寸（WP/WN）是4，以此类推控制字F[5]控制的三态反相器的尺寸（WP/WN）是64。细调控制字F[5:0]是简单的二进制码，这样降低了电路的复杂度也减少了芯片面积和功耗。
[0050] DCO电路中的粗调控制字为L[2:0]和U[2:0]，粗调每次只能选通两个相邻的开关，因此粗调共有L[0]U[0]、U[0]L[1]、L[1]U[1]、U[1]L[2]、L[2]U[2]五种组合。细调控制字F[5:0]为六比特的二进制，因此每一个粗调范围内又有64个调节点。所以整个DCO电路共有320个频率输出点，因此滤波器需要输出9位的控制字来译码产生这些粗调细调控制字。
[0051] 综上所述，本发明在全数字锁相环设计中，在PFD电路（鉴相器）中设置灵敏放大器（SAFF）代替传统传输门触发器，灵敏放大器型触发器具有负的建立时间，能够有效减小建立时间对鉴相器的影响，提高了鉴相器的时序性能和提高了鉴相器鉴别相位误差的准确度。
[0052] 基于抖动是锁相环的一个重要性能指标，为了让全数字锁相环的抖动性能能够与模拟锁相环的抖动性能媲美，设置了基于时间放大器的全定制高分辨率亚指数TDC，从而提高了TDC和DCO分辨率，减小了锁相环系统的量化误差，成功降低了全数字锁相环的输出抖动，使得TDC分辨率达到1.25ps，并具有2.5ns的动态范围。
[0053] 为了提高锁相环的应用范围，扩宽锁相环的捕获频率范围，基于级联结构设置了输出频率高、范围广的DCO电路。DCO分为粗调和细调两级，粗调采用延时路径选择技术扩大DCO输出频率范围，细调采用插值技术提高DCO的分辨率。使所设计的DCO具有良好的单调性，输出的振荡频率范围为500MHz-1.55GHz，分辨率为1-8ps。
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