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一种 量子比特控制 信号生成系统

阅读：865发布：2020-06-29

专利汇可以提供一种量子比特控制信号生成系统专利检索，专利查询，专利分析的服务。并且本发明涉及信号生成技术领域，具体公开了提供了一种量子比特控制信号生成系统，通过主控模块通过上位机下发的目标标签码和目标时间码，控制所述控制信号生成模块生成量子比特控制信号，由于将对应量子逻辑门的控制信号以第一标准信号的形式预存在主控模块中，并采用目标标签码和在主控模块存储与第一标准信号对应的第一地址码的形式来生成待处理信号，在源头上大大减少了对于主控模块的容量存储要求，并可以通过组合实现任意量子程序的基本量子逻辑门的集合，并输出量子比特控制信号，以实现任意目标量子程序，本发明能够快速提供量子比特控制信号，大大提高了控制信号生成模块的响应速度，保证后级量子运算的速度。，下面是一种量子比特控制信号生成系统专利的具体信息内容。

权利要求

1.一种量子比特控制信号生成系统，其特征在于，所述量子比特控制信号生成系统包括上位机、主控模块和控制信号生成模块，其中：
所述上位机用于获得并存储量子逻辑门集合和目标量子程序、发送对应量子逻辑门集合中的每一个基本量子逻辑门的第一标签码及第一标准信号至所述主控模块、及发送对应目标量子程序的每一个基本量子逻辑门对应的目标标签码和目标时间码至所述主控模块；
其中，所述量子逻辑门集合指可以实现超导量子芯片调控用的量子程序的量子逻辑门的集合，每一个所述基本量子逻辑门对应有一个唯一且各不相同的所述第一标签码，所述第一标准信号为实现所述基本量子逻辑门操作的信号，其中，所述目标标签码为所述目标量子程序中的所述基本量子逻辑门对应的第一标签码，所述目标时间码用于标识基本量子逻辑门在所述目标量子程序中的执行时序；
所述主控模块基于FPGA设置，通过第一网络传输线与所述上位机连接，所述主控模块用于接收并存储所述第一标签码和所述第一标准信号7，并设置与每个所述第一标准信号一一对应的第一地址码；所述主控模块还用于接收所述目标标签码和所述目标时间码，并结合所述第一地址码、所述目标标签码和所述目标时间码生成待处理信号；
所述控制信号生成模块与所述主控模块连接，用于接收所述待处理信号并处理所述待处理信号获得量子比特控制信号。
2.根据权利要求1所述的量子比特控制信号生成系统，其特征在于，所述上位机还包括第一分解模块、第一获取模块和第一确定模块，其中：
所述第一分解模块用于分解所述目标量子程序为所述基本量子逻辑门的组合；
所述第一获取模块用于获取所述目标量子程序中每一个所述基本量子逻辑门对应的所述第一标签码，记为目标标签码；
所述第一确定模块用于根据所述目标量子程序中的每一个所述基本量子逻辑门的执行时序确定每一个所述基本量子逻辑门对应的目标时间码。
3.根据权利要求2所述的量子比特控制信号生成系统，其特征在于，所述上位机为Window 操作系统的工业主机，所述上位机上还设有与所述第一网络传输线连接的网络接口。
4.根据权利要求1所述的量子比特控制信号生成系统，其特征在于，所述主控模块中还包括：
第二确定模块，其根据所述时间码和时钟周期确定所述时钟码；其中：所述时钟码等于所述时间码/所述时钟周期；其中：所述时钟周期为处理设备的时钟周期；
第一处理模块，其根据所述时钟码形成所述时钟触发信号
第一接收模块，用于接收所述时钟触发信号；
第二获取模块，用于获取与所述时钟触发信号对应的时钟码；
第三获取模块，用于获取与所述时钟码对应的目标时间码；
第四获取模块，用于获取与所述目标时间码对应的目标标签码；
第五获取模块，用于获取与所述目标标签码对应的第一地址码；
第二处理模块，用于获取与所述第一地址码对应的存储的所述第一标准信号作为待处理信号。
5.根据权利要求1所述的量子比特控制信号生成系统，其特征在于，所述主控模块包括第一创建模块和第一卷积模块，其中：
所述第一创建模块用于创建与所述第一地址码一一对应的卷积器码；其中：所述卷积器码与预设卷积器模块一一对应；
所述第一卷积模块用于对所述第一标准信号进行卷积修正处理。
6.根据权利要求5所述的量子比特控制信号生成系统，其特征在于，所述主控模块还包括：
第一设置模块，根据所述目标时间码设置时钟码和时钟触发信号，所述时钟码和所述时钟触发信号一一对应；
第二接收模块，接收所述时钟触发信号；
第六获取模块，获得与所述时钟触发信号对应的时钟码；
第七获取模块，获得与所述时钟码对应的目标时间码；
第八获取模块，获得与所述目标时间码对应的目标标签码；
第九获取模块，获得与所述目标标签码对应的第一地址码，记为待调用地址码；
第十获取模块，获得与所述待调用地址码对应的卷积器码记为待调用卷积器码；
第一加载模块，将所述待调用地址码对应的第一标准信号加载到所述待调用卷积器码对应的所述卷积器模块中，所述卷积器模块对加载的所述第一标准信号进行卷积修正处理得到卷积处理信号；
第二转化模块，所述卷积处理信号经数模转化处理得到量子比特控制信号。
7.根据权利要求1所述的量子比特控制信号生成系统，其特征在于，所述控制信号生成模块中包括第一转化模块，所述第一转化模块用于对所述待处理信号进行数字模拟转化，得到量子比特控制模拟信号。
8.根据权利要求7所述的量子比特控制信号生成系统，其特征在于，所述控制信号生成模块中还包括第二卷积模块，所述第二卷积模块用于对所述待处理信号进行卷积修正处理。

说明书全文

一种量子比特控制 信号生成系统

技术领域

[0001] 本发明属于信号处理技术领域，特别是一种量子比特控制信号生成系统。

背景技术

[0002] 量子芯片是量子计算机中的核心结构，量子比特是量子芯片的基本运算单元。量子芯片运行时，必须要给量子芯片上的量子比特提供可靠的控制信号实现量子测试。量子比特控制信号作用在量子芯片的量子比特上，能够使目标量子比特的量子态发生可控的指定变化，以实现量子逻辑门操作。在实际的运算过程中，需要对量子比特实施一系列量子逻辑门操作，因此量子比特控制信号的数量和长度会因量子逻辑门操作的种类和操作次数大幅增加。

[0003] 现有技术的量子比特控制信号的生成方法一种是依赖于任意波形发生器等商用信号源。通常，需要将待生成的控制信号预先写好并暂存到任意波形发生器内，然后通过控制信号控制任意波形发生器使预先存储信号逐点输出到DAC进行播放进而得到模拟波形，实现量子比特控制信号的输出。

[0004] 传统的量子比特控制信号生成系统依赖任意波形发生器的存储容量，当面对多位量子比特需要的量子比特控制信号时，传统的量子比特控制信号生成方法因依赖依赖任意波形发生器的存储容量而具有很大的局限性，不能满足多位量子比特测试需求。具体的，以量子芯片测试中的一的五位量子比特的的量子状态断层扫描(Quantum State Tomography)为例，我们需要完成(25)2＝1024种不同的量子比特投影测量过程，每种过程都需要不同的量子比特控制信号。为了保证系统的运行效率，必须预先设计好所有的量子比特控制信号，并将预先设计好的所有的量子比特控制信号全部存储到任意波形发生器的存储容量，这对任意波形发生器的存储容量是极大的挑战，甚至是难易实现的。

发明内容

[0005] 本发明的目的是提供一种量子比特控制信号生成系统，以解决现有技术中的不足，它能够避免传统量子比特控制信号生成系统的局限性，不依赖大存储空间，即可生成量子芯片测控用的控制信号。

[0006] 本发明采用的技术方案如下：

[0007] 一种量子比特控制信号生成系统，所述量子比特控制信号生成系统包括上位机、主控模块和控制信号生成模块，其中：

[0008] 所述上位机用于获得并存储量子逻辑门集合和目标量子程序、发送对应量子逻辑门集合中的每一个基本量子逻辑门的第一标签码及第一标准信号至所述主控模块、及发送对应目标量子程序的每一个基本量子逻辑门对应的目标标签码和目标时间码至所述主控模块；其中，所述量子逻辑门集合指可以实现超导量子芯片调控用的量子程序的量子逻辑门的集合，每一个所述基本量子逻辑门对应有一个唯一且各不相同的所述第一标签码，所述第一标准信号为实现所述基本量子逻辑门操作的信号，其中，所述目标标签码为所述目标量子程序中的所述基本量子逻辑门对应的第一标签码，所述目标时间码用于标识基本量子逻辑门在所述目标量子程序中的执行时序；

[0009] 所述主控模块基于FPGA设置，通过第一网络传输线与所述上位机连接，所述主控模块用于接收并存储所述第一标签码和所述第一标准信号7，并设置与每个所述第一标准信号一一对应的第一地址码；所述主控模块还用于接收所述目标标签码和所述目标时间码，并结合所述第一地址码、所述目标标签码和所述目标时间码生成待处理信号；

[0010] 所述控制信号生成模块与所述主控模块连接，用于接收所述待处理信号并处理所述待处理信号获得量子比特控制信号。

[0011] 进一步的，所述上位机还包括第一分解模块、第一获取模块和第一确定模块，其中：

[0012] 所述第一分解模块用于分解所述目标量子程序为所述基本量子逻辑门的组合；

[0013] 所述第一获取模块用于获取所述目标量子程序中每一个所述基本量子逻辑门对应的所述第一标签码，记为目标标签码；

[0014] 所述第一确定模块用于根据所述目标量子程序中的每一个所述基本量子逻辑门的执行时序确定每一个所述基本量子逻辑门对应的目标时间码。

[0015] 进一步的，所述上位机为Window 操作系统的工业主机，所述上位机上还设有与所述第一网络传输线连接的网络接口。

[0016] 进一步的，所述主控模块中还包括：

[0017] 第二确定模块，其根据所述时间码和时钟周期确定所述时钟码；其中：所述时钟码等于所述时间码/所述时钟周期；其中：所述时钟周期为处理设备的时钟周期；

[0018] 第一处理模块，其根据所述时钟码形成所述时钟触发信号

[0019] 第一接收模块，用于接收所述时钟触发信号；

[0020] 第二获取模块，用于获取与所述时钟触发信号对应的时钟码；

[0021] 第三获取模块，用于获取与所述时钟码对应的目标时间码；

[0022] 第四获取模块，用于获取与所述目标时间码对应的目标标签码；

[0023] 第五获取模块，用于获取与所述目标标签码对应的第一地址码；

[0024] 第二处理模块，用于获取与所述第一地址码对应的存储的所述第一标准信号作为待处理信号。

[0025] 进一步的，所述主控模块包括第一创建模块和第一卷积模块，其中：

[0026] 所述第一创建模块用于创建与所述第一地址码一一对应的卷积器码；其中：所述卷积器码与预设卷积器模块一一对应；

[0027] 所述第一卷积模块用于对所述第一标准信号进行卷积修正处理。

[0028] 进一步的，所述主控模块还包括：

[0029] 第一设置模块，根据所述目标时间码设置时钟码和时钟触发信号，所述时钟码和所述时钟触发信号一一对应；

[0030] 第二接收模块，接收所述时钟触发信号；

[0031] 第六获取模块，获得与所述时钟触发信号对应的时钟码；

[0032] 第七获取模块，获得与所述时钟码对应的目标时间码；

[0033] 第八获取模块，获得与所述目标时间码对应的目标标签码；

[0034] 第九获取模块，获得与所述目标标签码对应的第一地址码，记为待调用地址码；

[0035] 第十获取模块，获得与所述待调用地址码对应的卷积器码记为待调用卷积器码；

[0036] 第一加载模块，将所述待调用地址码对应的第一标准信号加载到所述待调用卷积器码对应的所述卷积器模块中，所述卷积器模块对加载的所述第一标准信号进行卷积修正处理得到卷积处理信号；

[0037] 第二转化模块，所述卷积处理信号经数模转化处理得到量子比特控制信号。

[0038] 进一步的，所述控制信号生成模块中包括第一转化模块，所述第一转化模块用于对所述待处理信号进行数字模拟转化，得到量子比特控制模拟信号。

[0039] 进一步的，所述控制信号生成模块中还包括第二卷积模块，所述第二卷积模块用于对所述待处理信号进行卷积修正处理。

[0040] 与现有技术相比，本发明通过提供了一种量子比特控制信号生成系统，通过主控模块通过上位机下发的目标标签码和目标时间码，控制所述控制信号生成模块生成量子比特控制信号，由于将对应量子逻辑门的控制信号以第一标准信号的形式预存在主控模块中，并采用目标标签码和在主控模块存储与第一标准信号对应的第一地址码的形式来生成待处理信号，在源头上大大减少了对于主控模块的容量存储要求，并可以通过组合实现任意量子程序的基本量子逻辑门的集合，并输出量子比特控制信号，以实现任意目标量子程序，本发明能够快速提供量子比特控制信号，大大提高了控制信号生成模块的响应速度，保证后级量子运算的速度。附图说明

[0041] 图1是本发明具体实施例1中量子比特控制信号生成系统的硬件结构框图；

[0042] 图2是本发明具体实施例2中的量子比特控制信号生成系统的硬件结构框图硬件结构框图。

具体实施方式

[0043] 下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。

[0044] 在量子运算应用中，取决于运算应用的复杂程度，需要数百步甚至数万步运算步骤，但是在所有的运算步骤中所使用的基本运算操作数量是有限的。类比经典计算机中，所有的运算应用都可以使用与非门、异或门这两种基本逻辑门操作的组合来实现。在量子计算机中，所有的量子运算应用都可以使用单量子逻辑门操作和两量子逻辑门操作的组合来实现，例如在两位量子芯片中，所有的量子运算应用都能够使用量子逻辑门操作组合来实现；在三位量子芯片中，所有的量子运算应用都能够使用量子逻辑门操作组合
来实现；在四位量子芯片中，所有的量子运算应用都能够使用量子逻辑门操作组合来实现；五位量子芯片中所有的量子运算应用都能够使用量子逻辑门操作组合实现，依次类推。

[0045] 结合附图1，本实施例提供了一种量子比特控制信号生成系统，所述量子比特控制信号生成系统包括上位机1、主控模块2和控制信号生成模块3，其中：

[0046] 所述上位机1用于获得并存储量子逻辑门集合和目标量子程序。

[0047] 其中，所述量子逻辑门集合指可以通过组合实现任意目标量子程序的基本量子逻辑门的集合，每一个所述基本量子逻辑门对应有一个唯一且各不相同的所述第一标签码，所述第一标准信号为实现所述基本量子逻辑门操作的信号；

[0048] 所述目标量子程序是指可以通过所述量子逻辑门集合中的基本量子逻辑门组合实现的量子程序，目标标签码为目标量子程序中的基本量子逻辑门具有的第一标签码记，目标时间码为目标量子程序中的基本量子逻辑门的执行时序。

[0049] 所述上位机1用于发送对应量子逻辑门集合中的每一个基本量子逻辑门的第一标签码及第一标准信号、及对应目标量子程序的每一个基本量子逻辑门对应的目标标签码和目标时间码至所述主控模块2；

[0050] 所述主控模块2基于FPGA设置，通过第一网络传输线与所述上位机1连接，所述主控模块2用于接收并存储所述第一标签码和所述第一标准信号，并设置与每个所述第一标准信号一一对应的第一地址码；所述主控模块2还用于接收所述目标标签码和所述目标时间码，并结合所述第一地址码、所述目标标签码和所述目标时间码调用所述第一标准信号以生成待处理信号。

[0051] 所述控制信号生成模块3与所述主控模块2连接，用于接收所述待处理信号并处理所述待处理信号获得量子比特控制信号。

[0052] 与现有技术相比，本发明通过提供了一种量子比特控制信号生成系统，通过主控模块根据上位机下发的目标标签码和目标时间码，控制所述控制信号生成模块生成量子比特控制信号，由于将对应量子逻辑门的控制信号以第一标准信号的形式预存在主控模块中，并采用目标标签码和在主控模块存储与第一标准信号对应的第一地址码的形式来生成待处理信号，在源头上大大减少了为实现任意目标量子程序时对于主控模块的容量存储要求，本实施例通过组合实现任意量子程序的基本量子逻辑门的集合，并可以输出任意目标量子程序执行时所需要的量子比特控制信号，大大提高了控制信号生成模块的响应速度，保证后级量子运算的速度。

[0053] 实施例1

[0054] 结合附图1,本实施例提供了一种量子比特控制信号生成系统，所述量子比特控制信号生成系统包括上位机1、主控模块2和控制信号生成模块3，其中：

[0055] 所述上位机1内存储有量子逻辑门集合和目标量子程序。

[0056] 其中，所述量子逻辑门集合指可以通过组合实现任意目标量子程序的基本量子逻辑门的集合，每一个所述基本量子逻辑门对应有一个唯一且各不相同的所述第一标签码，所述第一标准信号为实现所述基本量子逻辑门操作的信号；

[0057] 所述目标量子程序是指可以通过所述量子逻辑门集合中的基本量子逻辑门组合实现的量子程序，目标量子程序中的基本量子逻辑门具有的第一标签码记为目标标签码，目标量子程序中的基本量子逻辑门的执行时序记为目标时间码。

[0058] 上位机1用于发送对应量子逻辑门集合中的每一个基本量子逻辑门的第一标签码及第一标准信号、及对应目标量子程序的每一个基本量子逻辑门对应目标标签码和目标时间码至所述主控模块2。

[0059] 所述量子逻辑门集合指可以通过组合实现任意目标量子程序的基本量子逻辑门的集合，关于量子逻辑门集合的设置具体可以描述为：

[0060] 对两位量子芯片而言，量子逻辑门集合为

[0061] 对三位量子芯片而言，量子逻辑门集合为

[0062]

[0063] 对四位量子芯片而言，量子逻辑门集合为其中X门、Y门、Z门是单量子比特逻辑门，CZ是双量子比特逻辑门。单量子比特逻辑门右上角的数字表示量子芯片上的量子比特标号，单量子比特逻辑门右下角的角度表示该单量子逻辑门操作导致的量子比特逻辑状态改变的角度。双量子比特逻辑门右下角的数字表示主控量子比特和受控量子比特。单量子比特逻辑门X门、Y门、Z门、双量子比特逻辑门CZ通过组合可以实现任意的量子逻辑门，即任意复杂量子逻辑门均可以分解为单量子比特逻辑门和双量子比特逻辑门的组合。单量子比特逻辑门X门、Y门、Z门、双量子比特逻辑门CZ称为基本量子逻辑门。

[0064] 对量子逻辑门集合中的任一基本量子逻辑门均设置对应的第一标签码，第一标签码用于标识所述基本量子逻辑门，一所述基本量子逻辑门具有一固定的所述第一标签码。对量子逻辑门集合中的任一基本量子逻辑门均设置对应的第一标准信号，第一标准信号为用于实现对应基本量子逻辑门操作的信号。

[0065] 上位机1负责将量子逻辑门集合以“第一标签码+第一标准信号”的格式发送给设定主控模块2。

[0066] 进一步的，所述上位机1还负责将对应目标量子程序的每一个基本量子逻辑门对应目标标签码和目标时间码发送至所述主控模块2，对应的，上位机1内还配置有第一分解模块11、第一获取模块12和第一确定模块13，其中：

[0067] 所述第一分解模块11用于分解所述目标量子程序为所述基本量子逻辑门的组合；

[0068] 所述第一获取模块12用于获取所述目标量子程序中每一个所述基本量子逻辑门对应的所述第一标签码，记为目标标签码；

[0069] 所述第一确定模块13用于根据所述目标量子程序中的每一个所述基本量子逻辑门的执行时序确定每一个所述基本量子逻辑门对应的目标时间码。

[0070] 具体的，目标量子程序为待运行的量子运算应用，是单量子逻辑门、两量子逻辑门、多量子逻辑门之一或者组合实现的，任意的单量子逻辑门均可以分解为单量子逻辑门和两量子逻辑门的组合，因此，可以把目标量子程序分解基本量子逻辑门的组合，由于一基本量子逻辑门具有一固定的第一标签码，同时，各基本量子逻辑门在目标量子程序中出现的位置代表了各基本量子逻辑门的被执行时序，具体为时间码由量子运算应用中，对应运算步骤的精确执行时刻转化而来，例如，在运算开始后第40ns起执行的运算步骤的时间码可以记为40。

[0071] 基于此，可以将目标量子程序转化为一条由第一标签码和时间码表达的指令，具体而言，第一分解模块11将所述目标量子程序分解为所述基本量子逻辑门的组合，所述第一获取模块12获取所述目标量子程序中的每一个所述基本量子逻辑门对应的第一标签码，记为目标标签码；所述第一确定模块13，根据所述目标量子程序中的每一个所述基本量子逻辑门的执行时序确定每一个所述基本量子逻辑门对应的目标时间码。

[0072] 具体的，所述上位机1可选用Window操作系统的工业主机，所述上位机1上还设有与所述第一网络传输线连接的网络接口，具体可为LAN口。

[0073] 所述主控模块2包括：

[0074] 第二确定模块201，其根据所述时间码和时钟周期确定所述时钟码；其中：所述时钟码等于所述时间码/所述时钟周期；其中：所述时钟周期为主控模块2的时钟周期；

[0075] 第一处理模块202，其根据所述时钟码形成所述时钟触发信号

[0076] 第一接收模块203，用于接收所述时钟触发信号；

[0077] 第二获取模块204，用于获取与所述时钟触发信号对应的时钟码；

[0078] 第三获取模块205，用于获取与所述时钟码对应的目标时间码；

[0079] 第四获取模块206，用于获取与所述目标时间码对应的目标标签码；

[0080] 第五获取模块207，用于获取与所述目标标签码对应的第一地址码；

[0081] 第二处理模块208，用于获取与所述第一地址码对应的存储的所述第一标准信号作为待处理信号。

[0082] 通过上述模块，可以实现根据所述目标标签码和所述目标时间码获得待处理信号，不仅考虑了待处理对象(即待处理信号)，还考虑了待处理信号的被执行处理时间的问题，即根据时间码、时钟码最终确定的时钟触发信号作为待处理信号被触发处理的依据。

[0083] 具体的，上述模块中可以使用时钟管理模块整合，时钟管理模块的时钟触发信号根据时钟码设置，其中时钟码根据时间码设置可以具体描述为，所述时钟码等于所述时间码/所述时钟周期；其中：所述时钟周期为设定信号处理设备的时钟周期。例如：对Xilinx V7 FPGA芯片，其时钟主频为200MHz，一个时钟周期为5ns，则时间码到时钟码的转化关系为时钟码＝时间码/5。需要说明的是，时钟码一定是整数，可以从量子运算应用(即目标量子程序)的设计中确保该条件满足。

[0084] 所述控制信号生成模块3包括第一转化模块31，所述第一转化模块31用于对所述待处理信号进行数字模拟转化，得到量子比特控制模拟信号，具体是指对待处理信号进行高速数字模拟转化，得到量子比特控制模拟信号，高速数字模拟转化可以采用高速DAC芯片实现，在具体设置时，可以根据从存储模块加载第一标准信号的速度选择DAC芯片的采样率。而且，为了保证信号的高速生成，可以设置多个并行的存储模块来确保第一标准信号的处理效率。

[0085] 采用实施例1的量子比特控制信号生产模块进行量子比特控制信号生产的方法，包括以下步骤：

[0086] 步骤S1：上位机2发送的对应量子逻辑门集合中的每一个基本量子逻辑门的第一标签码和第一标准信号至主控模块2；其中：所述量子逻辑门集合指可以通过组合实现任意量子程序的基本量子逻辑门的集合，所述基本量子逻辑门包括单量子逻辑门和/或双量子逻辑门，所述第一标签码用于标识所述基本量子逻辑门，一所述基本量子逻辑门具有一固定的所述第一标签码，所述第一标准信号为实现所述基本量子逻辑门操作的信号。

[0087] 步骤S2：主控模块2存储所述第一标准信号，并获得标识所述第一标准信号存储位置的第一地址码；其中：所述第一地址码与所述第一标签码一一对应；

[0088] 具体而言，即主控模块2存储所述第一标准信号，并获得标识所述第一标准信号存储位置的第一地址码；具体的，主控模块2中采用FPGA芯片和存储模块，主控模块2和上位机1通信，接收上位机1发送的“第一标签码+第一标准信号”格式信息，并控制第一标准信号存储到存储模块中，存储模块可以为高速缓存器DDR3或DDR4。存储模块存储第一标准信号，并将存储地址返回给控制模块。例如：存储模块可以直接将存储第一标准信号的第一个二进制数的地址(即地址码)返回给控制模块，控制模块使用地址码后，能够将高速缓存模块(即存储模块)中对应地址码的第一标准信号加载出来，供后续使用

[0089] 步骤S3：主控模块2接收上位机1发送的对应目标量子程序中的每一个基本量子逻辑门的目标标签码和目标时间码；其中：所述目标标签码为所述基本量子逻辑门对应的所述第一标签码，所述目标时间码用于标识基本量子逻辑门在所述目标量子程序中的执行时序。

[0090] 具体而言，目标量子程序为待运行的量子运算应用，是单量子逻辑门、两量子逻辑门、多量子逻辑门之一或者组合实现的，任意的单量子逻辑门均可以分解为单量子逻辑门和两量子逻辑门的组合，因此，可以把目标量子程序分解基本量子逻辑门的组合，由于一基本量子逻辑门具有一固定的第一标签码，同时，各基本量子逻辑门在目标量子程序中出现的位置代表了各基本量子逻辑门的被执行时序，具体为时间码由量子运算应用(即目标量子程序)中，对应运算步骤的精确执行时刻转化而来，例如，在运算开始后第40ns起执行的运算步骤的时间码可以记为40。

[0091] 基于此，可以将目标量子程序转化为一条由第一标签码和时间码表达的指令，具体而言，获取所述目标量子程序中的每一个所述基本量子逻辑门对应的第一标签码，记为目标标签码；根据所述目标量子程序中的每一个所述基本量子逻辑门的执行时序确定每一个所述基本量子逻辑门对应的目标时间码。

[0092] 上位机负责将一目标量子程序以“目标标签码+目标地址码”的格式发送给设定信号处理设备，即设定信号处理设备接收上位机发送的对应目标量子程序中的每一个基本量子逻辑门的目标标签码和目标时间码。

[0093] 具体而言，在设定信号处理设备为FPGA芯片，且FPGA芯片按功能可以划分为控制模块和存储模块的硬件设备下，设定信号处理设备接收上位机发送的对应目标量子程序中的每一个基本量子逻辑门的目标标签码和目标时间码，即控制模块接收上位机发送的对应目标量子程序中的每一个基本量子逻辑门的目标标签码和目标时间码。

[0094] 步骤S4：控制信号生产模块3根据所述目标标签码和所述目标时间码获得所述目标量子程序中的基本量子逻辑门的对应的所述第一标准信号作为待处理信号，并处理所述待处理信号获得量子比特控制信号。

[0095] 具体而言，由于主控模块2中存储有一一对应的第一标签码和第一地址码，所以当主控模块2重新接受到目标标签码和目标时间码时，可以通过借助标签码(目标标签码及第一标签码)这个桥梁，迅速找到目标时间码对应的第一地址码，然后调用第一地址码位置处的存储的第一标准信号作为待处理信号，然后处理所述待处理信号获得量子比特控制信号。

[0096] 在上述整个过程中，根据待测量量子芯片上的量子比特分布情况，设置量子逻辑门集合，并设置于量子逻辑门集合内的基本量子逻辑门的一一对应的第一标签码和第一标准信号，将第一标签码和第一标准信号存储在主控模块2中，以备后用，量子逻辑门集合的设置时，需要保证量子逻辑门集合内的基本量子逻辑门可以通过组合实现任意量子程序，本质上即量子逻辑门集合内的基本量子逻辑门可以通过组合实现任意复杂的量子逻辑门，为后期的方便调用提供了参考和基础。然后在针对上位机发送的代表目标量子程序中基本量子逻辑门的目标标签码和目标时间码，然后由上位机1发送的对应目标量子程序中的每一个基本量子逻辑门的目标标签码和目标时间码给，借助标签码(目标标签码及第一标签码)这个桥梁，迅速找到目标时间码对应的第一地址码，然后调用第一地址码位置处的存储的第一标准信号作为待处理信号，然后处理所述待处理信号获得量子比特控制信号，充分利用了上位机1的存储空间，大大减少了设定信号处理设备的容量存储要求，另外，通过预设的可以通过组合实现任意量子程序的基本量子逻辑门的集合(即量子逻辑门集合)，可以准确的实现任意目标量子程序，能够提供多位量子比特测试所需的量子比特控制信号，满足多位量子比特测试需求。

[0097] 实施例2

[0098] 结合附图2，本实施例围绕着对所述待处理信号的卷积修正处理，与实施例1的区别在于，为了对所述待处理信号进行卷积修正处理优化改进了主控模块2。

[0099] 具体而言，所述主控模块2还包括第一创建模块209和第一卷积模块210,量子比特控制信号生成方法在所述存储所述第一标准信号，并获得与所述第一标签码对应的第一地址码之后，所述第一创建模块209创建与所述第一地址码一一对应的卷积器码；其中：所述卷积器码与第一卷积模块210一一对应，所述第一卷积模块210用于对所述第一标准信号进行卷积修正处理。

[0100] 即在主控模块2内部创建第一创建模块209和第一卷积模块210，所述第一创建模块209创建的卷积器码和第一卷积模块210两者一一对应，两者的设置数量与保存的第一标准信号的数量一致。第一卷积模块210即内嵌卷积函数的模块，卷积函数的的具体形式根据需要进行设置即可。在本实施例中，针对待处理的离散数字信号进行卷积处理时，卷积函数的阶数决定了卷积处理的用时长度。

[0101] 设置卷积器码和第一卷积模块210之后，主控模块2根据所述目标标签码和所述目标时间码获得所述目标量子程序中的基本量子逻辑门的对应的所述第一标准信号作为待处理信号，并处理所述待处理信号获得量子比特控制信号，具体的：

[0102] 所述主控模块2还包括：

[0103] 第一设置模块211，根据所述目标时间码设置时钟码和时钟触发信号，所述时钟码和所述时钟触发信号一一对应；

[0104] 第二接收模块212，接收所述时钟触发信号；

[0105] 第六获取模块213，获得与所述时钟触发信号对应的时钟码；

[0106] 第七获取模块214，获得与所述时钟码对应的目标时间码；

[0107] 第八获取模块215，获得与所述目标时间码对应的目标标签码；

[0108] 第九获取模块216，获得与所述目标标签码对应的第一地址码，记为待调用地址码；

[0109] 第十获取模块217，获得与所述待调用地址码对应的卷积器码记为待调用卷积器码；

[0110] 第一加载模块218，将所述待调用地址码对应的第一标准信号加载到所述待调用卷积器码对应的所述卷积器模块中，所述卷积器模块对加载的所述第一标准信号进行卷积修正处理得到卷积处理信号；

[0111] 第二转化模块219，所述卷积处理信号经数模转化处理得到量子比特控制信号。

[0112] 依据上述模块，实现了按照目标量子程序中的量子逻辑门的执行顺序生成对应的量子比特控制信号的过程。该过程中，卷积器模块受触发时钟信号控制，触发时钟信号对应目标量子程序中的基本量子逻辑门的执行时序，提高了实现量子比特控制信号的有效性。

[0113] 在具体实施的时候，为了避免不同的卷积处理模块——数模转换模块的处理延时差异，我们可以预先根据卷积处理模块中的卷积函数阶数，进行时钟码的补偿，以校正最终经过数模转换模块生成的信号的运行时刻错乱。例如，所有卷积处理模块中的卷积函数最大阶数为10阶，则在该卷积处理模块中执行卷积修正需要耗占10个时钟周期。设置卷积处理模块的时钟码补偿值为10-N，其中N为卷积处理模块中的卷积函数的阶数，则该卷积处理模块将在时钟码+10-N时刻处理对应的第一标准信号，而不是在时钟码时刻开始处理对应的第一标准信号。

[0114] 更进一步的，所述控制信号生成模块3还包括第二卷积模块32，所述第一卷积模块32用于对所述待处理信号进行卷积修正处理。

[0115] 需要说明的是，在上位机执行对量子运算应用的翻译时，实际上有可能存在同时在不同的量子比特上执行不同的运算步骤(量子逻辑门操作)的情况。换句话说，可能存在多个第一标准信号的第一标签码对应同一个第一时间码的情况。但是，首先，由于FPGA内存在多个并行的卷积处理模块，其次，每个第一标准信号仅对应一个卷积处理模块，最后，同一时刻不可能存在两个完全一样的第一标准信号，因此，将上位机中的量子逻辑门集合的第一标签码将在指令解调模块中转化为(第一标签码，第一地址码，第一卷积器码)的组合，并分别送入并行的卷积处理模块进行处理运算的方法是不会引起冲突的。同时，卷积处理通过提供对量子比特控制信号的修正，它能够有效降低量子芯片执行量子运算应用的系统错误率。

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