相变存储器、其底部接触结构及其各自制作方法
阅读：53发布：2023-01-21
专利汇可以提供相变存储器、其底部接触结构及其各自制作方法专利检索，专利查询，专利分析的服务。并且一种 相变 存储器 底部 接触 结构的制作方法，包括：提供至少形成有包埋在第一介电层中的导电插塞的 半导体 衬底；在导电插塞及第一介电层上形成第二介电层；形成暴露部分导电插塞的沟槽；在第二介电层、沟槽内淀积导电层；利用 光刻 工艺在沟槽外的导电层上定义出垂直沟槽的条状区域，保留位于导电插塞及该条状区域上的导电层，去除其它区域的导电层；在沟槽内填充第三介电层，并CMP去除沟槽外的第三介电层及导电层。本 发明 还提供了上述方法形成的相变存储器底部接触结构以及相变存储器的结构及其制作方法。采用本发明的技术方案，实现了在45nm工艺下，制作小于45nm的相变层底部接触结构。，下面是相变存储器、其底部接触结构及其各自制作方法专利的具体信息内容。
1.一种相变存储器底部接触结构的制作方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上至少形成有包埋在第一介电层中的导电插塞；
在所述导电插塞、及第一介电层上至少形成第二介电层；
利用光刻、刻蚀在所述第二介电层内形成暴露部分所述导电插塞的沟槽；
在所述第二介电层、沟槽内淀积导电层；
利用光刻工艺在所述沟槽外的导电层上定义出垂直沟槽的条状区域，在沟槽底部，只保留所述导电插塞上的导电层，在沟槽侧壁，只保留落在所述导电插塞上的导电层，在沟槽外部，只保留以该沟槽侧壁的宽度在垂直沟槽方向延伸的条状区域的导电层，去除其它区域的导电层；
在所述沟槽内填充第三介电层，并CMP去除沟槽外的第三介电层及导电层，保留在沟槽侧壁上的导电层形成了厚度小于光刻极限的底部接触结构。
2.根据权利要求1所述的制作方法，其特征在于，所述半导体衬底上还形成有有源区，所述有源区与所述导电插塞电连接。
3.根据权利要求1所述的制作方法，其特征在于，所述第一介电层、第二介电层、第三介电层的材质相同。
4.根据权利要求1所述的制作方法，其特征在于，所述第二介电层形成前，所述导电插塞、及第一介电层上还形成有刻蚀停止层。
5.根据权利要求1所述的制作方法，其特征在于，淀积在沟槽侧壁上的导电层的厚度小于10nm。
6.根据权利要求1所述的制作方法，其特征在于，所述淀积的导电层的材质为氮化钛。
7.根据权利要求1所述的制作方法，其特征在于，在所述沟槽内填充第三介电层前，还进行在所述沟槽内淀积研磨终止层的步骤。
相变存储器、其底部接触结构及其各自制作方法
技术领域
背景技术
[0002] 相变存储器作为一种新兴的非易失性存储技术，在读写速度、读写次数、数据保持时间、单元面积、多值实现等诸多方面较快闪存储器FLASH都具有较大的优越性，成为目前不挥发存储技术研究的焦点。相变存储技术的不断进步使之成为未来不挥发存储技术市场的主流产品。
[0003] 在相变存储器(PCRAM)中，可以通过对记录了数据的相变层进行热处理，而改变存储器的值。构成相变层的相变材料会由于所施加电流的加热效果而进入结晶状态或非晶状态。当相变层处于结晶状态时，PCRAM的电阻较低，此时存储器赋值为“0”。当相变层处于非晶状态时，PCRAM的电阻较高，此时存储器赋值为“1”。因此，PCRAM是利用当相变层处于结晶状态或非晶状态时的电阻差异来写入/读取数据的非易失性存储器。
[0004] 图1所示为现有的相变存储器的结构，包括底部电极11、顶部电极12，以及底部电极11与顶部电极12之间的相变层13。其中，相变层13的晶态转变过程需要加热，该加热一般是使用底部电极11对相变层13进行加热，而顶部电极12仅起到互连作用。底部电极11对相变层13的加热效果好坏将直接影响相变存储器的读写速率。为了获得良好的加热效果，相变存储器一般采用较大的驱动电流，例如，写操作的电流要达到1mA左右，然而，驱动电流并不能无限制地上升，大的驱动电流会造成外围驱动电路以及逻辑器件的小尺寸化较难实现。
[0005] 针对上述问题，现有技术也有采用缩小底部电极11与相变层13构成的欧姆接触的接触面积，以提高接触电阻。然而，随着半导体工艺的关键尺寸(CD)进入45nm时代，如何制作小于45nm的底部接触结构具有一定困难。
[0006] 在此情形下，本发明提供一种新的相变存储器底部接触结构、其制作方法，以解决上述问题。
发明内容
[0007] 本发明解决的问题是提出一种新的相变存储器底部接触结构、其制作方法，以解决现有的相变存储器的底部接触结构形成的欧姆接触仍太大的问题。
[0008] 为解决上述问题，本发明一种相变存储器底部接触结构的制作方法，其特征在于，包括：
[0009] 提供半导体衬底，所述半导体衬底上至少形成有包埋在第一介电层中的导电插塞；
[0010] 在所述导电插塞及第一介电层上至少形成第二介电层；
[0012] 在所述第二介电层、沟槽内淀积导电层；
[0013] 利用光刻工艺在所述沟槽外的导电层上定义出垂直沟槽的条状区域，保留位于所述导电插塞、及所述条状区域上的导电层，去除其它区域的导电层；
[0014] 在所述沟槽内填充第三介电层，并CMP去除沟槽外的第三介电层及导电层。
[0015] 可选地，所述半导体衬底上还形成有有源区，所述有源区与所述导电插塞电连接。
[0016] 可选地，所述第一介电层、第二介电层、第三介电层的材质相同。
[0017] 可选地，所述第二介电层形成前，所述导电插塞及第一介电层上还形成有刻蚀停止层。
[0018] 可选地，淀积在沟槽侧壁上的导电层的厚度小于10nm。
[0019] 可选地，所述淀积的导电层的材质为氮化钛。
[0021] 本发明还提供一种相变存储器底部接触结构，根据上述任一项所述的制作方法形成。
[0022] 此外，除了制作相变存储器的底部接触结构，本发明还提供了一种相变存储器的制作方法，在制作完底部接触结构后，还进行淀积相变材料层，在所述相变材料成上形成顶部接触结构的步骤。
[0023] 相应地，本发明也提供了根据上述相变存储器制作方法形成的相变存储器。
[0024] 与现有技术相比，本发明具有以下优点：首先在半导体衬底上形成沟槽，将直接形成在有源区上的导电插塞或形成在金属层之间的导电插塞的部分区域暴露出来；接着，在该沟槽内形成一层薄的导电层，此步骤称为第一次减小接触面积的步骤；然后，去除覆盖在该沟槽侧壁的薄的导电层的部分区域，但保留的区域仍通过导电插塞与有源区形成电连接，此步骤称为第二次减小接触面积的步骤；通过上述两个步骤，实现了在45nm技术下，制作小于45nm的相变层底部接触结构；该制作方法中的技术都为半导体工艺中的常用步骤，实现代价低。附图说明
[0025] 图1是现有技术的相变存储器结构示意图；
[0027] 图3至图10是对应图2中各步骤形成的中间结构示意图；
[0028] 图11是对应图2中各步骤形成的最终结构示意图。
具体实施方式
[0029] 针对现有技术中无法制作小于关键尺寸(45nm)的相变存储器底部接触结构的问题，本发明提出：首先在半导体衬底上形成沟槽，将直接形成在有源区上的导电插塞或形成在金属层之间的导电插塞的部分区域暴露出来；接着，在该沟槽内形成一层薄的导电层，该导电层覆盖沟槽的侧壁与底壁，此步骤称为第一次减小接触面积的步骤；然后，通过光刻、刻蚀工艺以及CMP工艺，保留位于该导电插塞上的沟槽侧壁的导电层，去除其它区域的导电层，此步骤称为第二次减小接触面积的步骤。通过上述两个步骤，实现了在45nm技术下，制作小于45nm的相变层底部接触结构；且该制作方法中的技术都为半导体工艺中的常用步骤，实现代价低。
[0030] 为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。由于本发明重在解释原理，因此，未按比例制图。
[0031] 图2所示为本实施例提供的相变存储器底部接触结构的制作方法的流程图，图3-图11为图2中各步骤对应的结构截面图。以下进行具体介绍。
[0032] 首先，参照图3所示的俯视图，为后续步骤示意方便，沿图3中A-A直线的剖面结构如图4所示，结合图3与图4，执行步骤S11，提供半导体衬底20，该半导体衬底20上形成有P型或N型有源区(图中未显示)，在该P型或N型有源区或栅极上形成有包埋在第一介电层21中的导电插塞22。
[0033] 其它实施例中，该P型或N型有源区或栅极上形成有金属接触(例如金属钛，后经高温退火形成钛的金属硅化物)，该导电插塞22形成在该金属接触上；该导电插塞上还可以形成有多层金属互连结构，后续形成相变存储器底部接触结构也可以形成在该金属互连结构中的导电插塞上。
[0034] 该导电插塞22的形状为现有工艺中导电插塞的形状，一般为圆柱形。
[0036] 接着，执行步骤S12，如图5所示，在第一介电层21、导电插塞22上依次形成刻蚀停止层23、第二介电层24。
[0037] 本实施例中，第二介电层24材质与第一介电层21的材质相同，都为二氧化硅，形成方法可以为化学气相沉积法，其它实施例中，该层24的材质也可以选择现有工艺中的其它介电层材质。刻蚀停止层23的材质选择硬度大于第二介电层24的材质，例如为氮化硅。
[0038] 然后，执行步骤S13，利用光刻、刻蚀在所述第二介电层24内形成暴露部分所述导电插塞22的沟槽25。换言之，本步骤形成的沟槽25的一个侧壁落在导电插塞22上。由于刻蚀停止层23的材质为氮化硅，第一介电层21与第二介电层24材质都为二氧化硅，本步骤在执行过程中，首先选择对二氧化硅选择比高的刻蚀气体直至刻蚀到刻蚀停止层23停止，之后换用对氮化硅选择比高的刻蚀气体直至刻蚀到第一介电层21的表面停止。如此，通过刻蚀停止层23可以防止对第一介电层21的过刻蚀。本步骤执行完毕后，形成的结构如图6所示，为全方位展示本发明的技术方案，图7给出了本步骤执行完后，形成的立体结构示意图，可以看出，图6是图7沿垂直X方向的一个截面结构示意图。
[0039] 执行步骤S14，在所述第二介电层24、沟槽25内淀积导电层26。
[0040] 本步骤的在沟槽25内淀积是指在沟槽底壁及侧壁均淀积该导电层26，形成的结构截面如图8所示。该导电层26后续用于形成相变存储器的底部接触结构(电极)，其材料可以为金属或氮化钛，该淀积导电层26的步骤可以通过PVD，例如通过惰性气体轰击对应材料的靶材生成，也可以采现有工艺中的CVD方法形成。
[0041] 为减小底部接触电极的面积，因而，该淀积的导电层26厚度较薄，其范围小于10nm。通过本步骤，第一次实现了减小接触面积。
[0042] 之后，执行步骤S15，利用光刻工艺在所述沟槽25外的导电层26上定义出垂直沟槽25的条状区域，保留位于该条状区域及所述导电插塞22上的导电层26，刻蚀去除其它区域的导电层26。
[0043] 本步骤的方法为在导电层26上形成硬掩膜层27(材质例如为氮化硅)、之后在该硬掩膜层27上旋涂光刻胶，选择性曝光后形成覆盖需保留导电层26区域的图案化光刻胶。以该图案化的光刻胶为掩膜干法刻蚀该硬掩膜层27，将光刻胶图案转移到硬掩膜层27上。
以该硬掩膜层27为掩膜刻蚀导电层26，目的是保留导电插塞22上的部分导电层26，即落在导电插塞22上的沟槽25侧壁的导电层26。但是，沟槽25侧壁的导电层厚度小于10nm，由于45nm的工艺限制，通过光刻刻蚀一步达到保留导电插塞22的导电层26无法实现如此小尺寸的工艺控制，本实施例在曝光过程中，采用不只保留位于所述导电插塞22上的沟槽
25侧壁的导电层26上的光刻胶，同时保留该沟槽25外，且以该保留的侧壁的导电层26的宽度(X轴尺寸)沿垂直沟槽25方向(参照图10中的Y方向)延伸的条状区域的导电层
26上光刻胶。可以看出，这里的沿垂直沟槽25方向是指垂直该沟槽25条形结构所延伸的方向与该沟槽25深度方向两者所形成的面。
以该硬掩膜层27为掩膜刻蚀导电层26，目的是保留导电插塞22上的部分导电层26，即落在导电插塞22上的沟槽25侧壁的导电层26。但是，沟槽25侧壁的导电层厚度小于10nm，由于45nm的工艺限制，通过光刻刻蚀一步达到保留导电插塞22的导电层26无法实现如此小尺寸的工艺控制，本实施例在曝光过程中，采用不只保留位于所述导电插塞22上的沟槽
25侧壁的导电层26上的光刻胶，同时保留该沟槽25外，且以该保留的侧壁的导电层26的宽度(X轴尺寸)沿垂直沟槽25方向(参照图10中的Y方向)延伸的条状区域的导电层
26上光刻胶。可以看出，这里的沿垂直沟槽25方向是指垂直该沟槽25条形结构所延伸的方向与该沟槽25深度方向两者所形成的面。
[0044] 此外，在沟槽25内，相对于只保留小于10nm的侧壁所需的较高的光刻对准工艺，为增大曝光过程中掩膜板与衬底的对准窗口，可以保留位于导电插塞22上的导电层26。影响相变存储器加热效果的是相变层与底部接触结构的面积，该底部接触结构与导电插塞22的面积大小与该加热效果无关。
[0045] 本步骤形成的立体结构如图10所示。沿图10中垂直X方向的一个截面的结构示意图参见图9。可以看出，在沟槽25底部，除了导电插塞22上的导电层26，在沟槽25侧壁，除了落在导电插塞22上的导电层26，在沟槽25外部，除了以该沟槽25侧壁的宽度在垂直沟槽25方向延伸的条状区域的导电层26，其它区域的导电层26都被去除。因而，本步骤进行了第二次减小接触面积。
[0046] 执行步骤S16，在所述沟槽25内填充CMP停止层(未图示)，之后填充第三介电层28，并CMP去除沟槽25外的第三介电层28、CMP停止层及导电层26。
[0047] 本步骤中，第三介电层28的材质可以与第一介电层21、第二介电层24的材质相同，都为二氧化硅，其它实施例中，也可以为其它材质。CMP停止层的材质为氮化硅，也可以为硬度大于第二介电层24、第三介电层28的材质。CMP工艺分为两步，第一步：采用对二氧化硅研磨速率快的研磨液，通过第一平坦化工艺去除部分第三介质层28材料，直至露出所述CMP停止层；第二步：采用对氮化硅研磨速率快的研磨液，通过第二平坦化工艺去除第二介质层24上的导电层26，由于导电层26厚度较薄，因而，CMP停止层可以有效避免对第二介质层24的过度研磨。上述两步CMP工艺执行完毕后，所述第三介质层28、CMP停止层、硬掩膜层、沟槽25侧壁上的剩余导电层26和第二介质层24齐平，如图11所示。CMP工艺为现有工艺，其具体参数根据第三介质层28、CMP停止层、硬掩膜层、沟槽25侧壁上的剩余导电层26和第二介质层24的材质选择，在此不再赘述。
[0048] 至此，相变存储器底部接触结构，或称底部接触电极已制作完成。
[0049] 综上，与现有技术相比，本发明具有以下优点：
[0050] 首先在半导体衬底上形成沟槽，将与有源区形成电连接的导电插塞的部分区域暴露出来；接着，在该沟槽内形成一层薄的导电层，此步骤称为第一次减小接触面积的步骤；然后，去除覆盖在该沟槽侧壁的薄的导电层的部分区域，但保留的区域仍通过导电插塞与有源区形成电连接，此步骤称为第二次减小接触面积的步骤；通过上述两个步骤，实现了在
45nm技术下，制作小于45nm的相变层底部接触结构；该制作方法中的技术都为半导体工艺中的常用步骤，实现代价低。
45nm技术下，制作小于45nm的相变层底部接触结构；该制作方法中的技术都为半导体工艺中的常用步骤，实现代价低。
[0051] 除了制作相变存储器的底部接触结构，本实施例还提供了一种相变存储器的制作方法，即在制作完底部接触结构后，还进行淀积相变材料层，在所述相变材料成上形成顶部接触结构(电极)的步骤。相变存储器顶部接触电极可以选择现有工艺的结构。
[0052] 相应地，上述完成了相变存储器的制作。
[0053] 本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
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