包括具有相变存储器件的分压器的非易失存储器电路
阅读：308发布：2023-03-06
专利汇可以提供包括具有相变存储器件的分压器的非易失存储器电路专利检索，专利查询，专利分析的服务。并且本 发明 涉及一种 存储器 电路 ，其包括具有第一 相变 存储器(PCM)器件和耦合到该第一PCM器件的第二PCM器件的 分压器 。在一个 实施例 中，该第一PCM器件在设置 电阻 态，并且该第二PCM器件在复位电阻态。同样，在一个实施例中，该分压器进一步包括耦合到该第一PCM器件的第一 开关 与耦合到该第一开关和该第二PCM器件的第二开关。在一个实施例中，存储器电路进一步包括耦合到该分压器的半 锁 存器以及耦合到该半锁存器和该分压器的级联晶体管。，下面是包括具有相变存储器件的分压器的非易失存储器电路专利的具体信息内容。
1.一种存储器电路，包含：
分压器，包括：
第一相变存储器器件；和
耦合到所述第一相变存储器器件的第二相变存储器器件；
耦合到所述分压器的半锁存器；和
耦合到所述半锁存器和所述分压器的级联晶体管，
其中所述半锁存器耦合到过驱动电压端子，进一步地所述级联晶体管的第一端子耦合到所述半锁存器的输出节点，所述级联晶体管的第二端子耦合到所述半锁存器的输入节点，所述级联晶体管的第三端子直接耦合到所述过驱动电压端子，其中所述第一端子是所述级联晶体管的栅极端。
2.根据权利要求1所述的存储器电路，其中所述第一相变存储器器件处于设置电阻态，并且所述第二相变存储器器件处于复位电阻态。
3.根据权利要求1所述的存储器电路，其中：
所述分压器进一步包括：
耦合到所述第一相变存储器器件的第一开关；和
耦合到所述第一开关和所述第二相变存储器器件的第二开关。
4.根据权利要求3所述的存储器电路，其中：
所述半锁存器包括互补金属氧化物半导体CMOS反相器，所述互补金属氧化物半导体CMOS反相器包括串联耦合到p沟道金属氧化物半导体PMOS晶体管的n沟道金属氧化物半导体NMOS晶体管，其中所述半锁存器的所述输入节点被耦合到所述n沟道金属氧化物半导体NMOS晶体管的栅极和所述p沟道金属氧化物半导体PMOS晶体管的栅极；
所述级联晶体管是PMOS晶体管，其中所述级联晶体管的所述第二端子是所述级联晶体管的漏极端，所述级联晶体管的所述第三端子是所述级联晶体管的源极端；
所述第一开关是n沟道金属氧化物半导体NMOS晶体管；以及
所述第二开关是n沟道金属氧化物半导体NMOS晶体管。
5.根据权利要求4所述的存储器电路，进一步包含：
耦合到所述分压器的地址线开关；以及
耦合在所述分压器和所述半锁存器之间的读取线开关。
6.根据权利要求5所述的存储器电路，进一步包含：
耦合到所述半锁存器的所述输出节点的传输门晶体管。
7.根据权利要求1所述的存储器电路，其中所述第一相变存储器器件和所述第二相变存储器器件是柱形单元存储器件。
8.一种包括根据权利要求1所述的存储器电路的分布式存储器。
9.一种包括根据权利要求1所述的存储器电路的可编程逻辑器件。
10.一种包含可编程逻辑器件的数字系统，所述可编程逻辑器件包括根据权利要求1所述的存储器电路。
11.一种操作存储器电路的方法，所述方法包括：
设置第一相变存储器器件在第一电阻态；
设置第二相变存储器器件在第二电阻态；其中所述第一和第二相变存储器器件耦合在分压器配置中；
使用耦合到所述分压器的半锁存器；和
使用耦合到所述半锁存器和所述分压器的级联晶体管，
其中所述半锁存器耦合到过驱动电压端子，进一步地所述级联晶体管的第一端子耦合到所述半锁存器的输出节点，所述级联晶体管的第二端子耦合到所述半锁存器的输入节点，所述级联晶体管的第三端子直接耦合到所述过驱动电压端子，其中所述级联晶体管的所述第一端子是所述级联晶体管的栅极端。
12.根据权利要求11所述的方法，其中设置所述第一相变存储器器件和设置所述第二相变存储器器件发生在耦合到所述存储器电路的地址线开关的一个时钟周期中。
13.根据权利要求11所述的方法，其中所述第一电阻态是设置电阻态，并且所述第二电阻态是复位电阻态。
14.根据权利要求13所述的方法，进一步包含：
接通耦合到所述第一相变存储器器件的第一开关；并且
接通耦合到所述第一开关和所述第二相变存储器器件的第二开关；
其中传输门被耦合到使所述第一开关耦合到所述第二开关的节点。
15.根据权利要求14所述的方法，进一步包含：
接通地址线开关，从而允许设置所述第一和第二相变存储器器件。
16.根据权利要求15所述的方法，其中：
设置所述第一相变存储器器件包括将第一脉冲施加到所述第一相变存储器器件；并且设置所述第二相变存储器器件包括将第二脉冲施加到所述第二相变存储器器件；
其中所述第一脉冲的持续时间长于所述第二脉冲的持续时间。
17.根据权利要求14所述的方法，进一步包含：
接通在第一端子处耦合到节点并在第二端子处耦合到所述半锁存器的读取线开关，所述半锁存器耦合到所述传输门；
将所述读取线开关的所述第二端子上的信号施加到所述半锁存器的所述输入节点；以及
将所述半锁存器的输出施加到所述传输门。
18.根据权利要求17所述的方法，其中所述级联晶体管的第二端子耦合到所述读取线开关的第二端子。
19.一种存储器电路，包含：
分压器，包括：
第一相变存储器器件，其中所述第一相变存储器器件处于设置电阻态；
耦合到所述第一相变存储器器件的第一开关；
耦合到所述第一开关的第二开关；和
耦合到所述第二开关的第二相变存储器器件，其中所述第二相变存储器器件处于复位电阻态；
耦合到所述分压器的半锁存器；和
耦合到所述半锁存器和所述分压器的级联晶体管，
其中所述半锁存器耦合到过驱动电压端子，进一步地所述级联晶体管的第一端子耦合到所述半锁存器的输出节点，所述级联晶体管的第二端子耦合到所述半锁存器的输入节点，所述级联晶体管的第三端子直接耦合到所述过驱动电压端子，其中所述第一端子是所述级联晶体管的栅极端。
20.根据权利要求19所述的存储器电路，其中：
所述半锁存器包括互补金属氧化物半导体CMOS反相器，该CMOS反相器包括串联耦合到p沟道金属氧化物半导体PMOS晶体管的n沟道金属氧化物半导体NMOS晶体管，其中所述半锁存器的所述输入节点被耦合到所述NMOS晶体管的栅极和所述PMOS晶体管的栅极；
所述级联晶体管是PMOS晶体管，其中所述级联晶体管的所述第二端子是所述级联晶体管的漏极端，所述级联晶体管的所述第三端子是所述级联晶体管的源极端；
所述第一开关是NMOS晶体管；以及
所述第二开关是NMOS晶体管。
21.根据权利要求20所述的存储器电路，进一步包含：
耦合到所述分压器的地址线开关；以及
耦合在所述分压器和所述半锁存器之间的读取线开关；
其中所述地址线开关是NMOS晶体管，并且所述读取线开关是NMOS晶体管。
22.根据权利要求19所述的存储器电路，进一步包含：
耦合到所述半锁存器的所述输出节点的传输门晶体管。
23.一种包括权利要求19所述的存储器电路的分布式存储器。
24.一种包括权利要求19所述的存储器电路的可编程逻辑器件。
25.一种包含可编程逻辑器件的数字系统，该可编程逻辑器件包括权利要求19所述的存储器电路。
包括具有相变存储器件的分压器的非易失存储器电路
技术领域
[0001] 本发明涉及存储器电路。
背景技术
[0002] 可编程逻辑器件(PLD)(有时也称为复杂PLD(CPLD)、可编程阵列逻辑(PAL)、可编程逻辑阵列(PLA)、现场PLA(FPLA)、可擦写PLD(EPLD)、电可擦写PLD(EEPLD)、逻辑单元阵列(LCA)、现场可编程门阵列(FPGA)，或其它名字)是提供具有定制IC灵活性的固定IC优点的公知的集成电路(IC)。这样的器件通常提供具有可编程从而符合用户特定需要的至少一部分的“现货供应”器件。专用集成电路(ASIC)传统为固定IC。然而，提供具有可编程的部分或多个部分的ASIC是可能的。所以，IC器件可能具有ASIC和PLD的性质。本文使用的术语PLD应视为足够广泛，从而包括这样的器件。
[0003] PLD具有可编程或重编程的配置元件。放置新数据到配置元件编程或重编程PLD的逻辑功能和相关路由路径。现场可编程的配置元件经常实施为随机存取存储器(RAM)单元，其在PLD中有时称为“配置RAM”(CRAM)。CRAM通常实施为6晶体管静态RAM(6T-SRAM)。所以，CRAM通常指代SRAM。同样，术语CRAM在此用来指代实施为SRAM的配置存储器。
[0004] CRAM承受许多缺点。第一，它们易受软错误影响(有时称为“一次(one-off)错误”。在组成元件尺寸减小或在施加到组成元件的电压(例如，Vcc)减小时软错误率(SER)增加。结果，软错误限制CRAM中使用的组成元件的尺寸的减小或施加到它的组成元件的电压。因此，使用更大组成元件和更高的施加电压。此外，有时，使用向器件添加更大电容的版图，这使CRAM更不易受软错误影响。这使版图处理复杂。第二，由于CRAM是易失性存储器，因此每当PLD通电，配置数据必然被加载并且被存储在CRAM中。这导致在配置PLD时的不希望的延迟。
[0005] 一种纠正在CRAM中软错误的方式是重加载配置数据。然而，这需要中断PLD的操作。纠正软错误的另一技术是使用多重冗余(例如，三重冗余)。这又需要使用更大的CRAM块。另外，这些方法都需要使用错误检测方法。
发明内容
[0006] 在一个方面中，本发明的实施例提供存储器电路，其包含具有第一相变存储器(PCM)器件和耦合到所述第一PCM器件的第二PCM器件的分压器。在一个实施例中，所述第一PCM器件在设置电阻态，并且所述第二PCM器件在复位电阻态。同样，在一个实施例中，所述分压器进一步包括耦合到所述第一PCM器件的第一开关和耦合到所述第一开关和所述第二PCM器件的第二开关。在一个实施例中，所述存储器电路进一步包括耦合到所述分压器的半锁存器以及耦合到所述半锁存器和所述分压器的级联晶体管。
[0007] 由于本发明的存储器电路的实施例使用PCM器件存储数据，因此它比CRAM更不易受软错误影响。此外，本发明的存储器电路的实施例为非易失性的，并减小配置时间。与提出的分布式配置PCM(CPCM)存储器单元相比，外部闪存存储器和内部块存储器都具有缓慢的配置时间。附图说明
[0009] 图1是本发明的存储器电路的一个实施例的框图。
[0010] 图2是本发明的存储器电路的另一实施例的详图。
[0011] 图3A和3B是用于对图1和2的存储器电路中相变存储器件进行编程的示例性时序图。
具体实施方式
[0013] 提供下面的描述从而使本领域技术人员能够实现和使用本发明，并且在特别应用和它们的需求的背景下提供。对示例性实施例的各种修改对于本领域技术人员容易明显，并且本文定义的一般原理可以应用于其它实施例和应用而不脱离本发明的精神和范围。所以，不希望将本发明限于示出的实施例，而是符合与本文公开的原理和特征一致的最广泛范围。
[0014] 图1是本发明的存储器电路的一个实施例的框图。在图1中，存储器电路100包括地址线开关110、分压器120、读取线开关130、半锁存器140、级联晶体管150(半锁存器140加级联晶体管150的结合在此可称为感测放大器)和传输门(pass gate)160。例如，传输门160可以用来配置查询表(LUT)，或连接用于全局路由的两条金属互连线。注意存储器电路100可以被定义为不含传输门160。可替换地，存储器电路100可以被定义为不含地址线开关110和传输门160。同样注意存储器电路例如存储器电路100有时称为非易失性存储器单元。
[0015] 分压器120包括串联耦合的PCM器件121、开关122和128和PCM器件127，如图1中所示。PCM器件121和开关122可以在此分别称为顶PCM器件121和顶开关122。相似地，PCM器件127和开关128可在此分别称为底PCM器件127和底开关128。
[0017] 在一个实施例中，地址线开关110、读取线开关130、开关122和128，以及传输门160全部是NMOS晶体管，而级联晶体管150是PMOS晶体管。在一个实施例中，开关122和
128是相同尺寸的NMOS晶体管。
128是相同尺寸的NMOS晶体管。
[0018] 在一个实施例中，地址线(AL)信号和读取线(RL)信号分别控制地址线开关110和读取线开关130的状态。数据线(DL)信号是输入到地址线开关110的信号。注意DL电压和DL电流都输入到地址线开关110。顶选择线(TSL)信号和底选择线(BSL)信号分别控制顶开关122和底开关128的状态。感测电压(SV)信号被施加到顶PCM器件121的一个端子，如在图1中示出。过驱动电压(OV)信号被施加到半锁存器140和级联晶体管150，如在图1中示出。OV定义为施加到给定技术的栅极氧化物两端的最大可靠电压。OV是Vcc加Vod的和，其中Vod取决于晶体管160的氧化物厚度，并表示除Vcc之外允许晶体管160使全部电压信号Vcc从漏极经过到源极而没有Vt压降(其中Vt表示晶体管的阈值电压)所需要的电压。即，OV＝Vcc+Vod。
[0019] 在一个实施例中，PCM器件121和PCM器件127中每个都是具有柱形(pillar)单元结构的PCM器件。同样在一个实施例中，PCM器件121和PCM器件127中每个都是包括第一层和连接到第一层的第二层的PCM器件。在一个实施例中，第一层包括氮化钛(TiN)层。这样的第一层可以在此被称为TiN层。第二层包括共同称为GST的锗(Ge)、锑(Sb)和碲(Te)与氮(N)的硫属合金(chalcogenide alloy)层。这样的第二层在此可以被称为GST:N层。在一个实施例中，PCM器件121的TiN层被耦合到金属触点，该金属触点被耦合到SV，并且PCM器件121的GST:N层被耦合到可在此称为W塞的钨(W)制作的触点。该W塞又被耦合到顶开关122的漏极。同样，在一个实施例中，PCM器件127的TiN层被耦合到金属触点，该金属触点被耦合到地，并且PCM器件127的GST:N层被耦合到W塞。该W塞又耦合到底开关128的漏极。
[0020] 注意柱形单元结构需要比一些其它单元结构更小的面积。在另一实施例中，PCM器件可以具有也可称为线性单元结构的水平单元结构。
[0021] 在一个实施例中，容易用CMOS工艺为存储器电路的CMOS器件集成PCM器件。
[0022] 在一个实施例中，PCM器件121和127由相同材料构造，并具有相同特性和版图。在另一实施例中，PCM器件121和127可由不同材料构造，可具有不同特性并可具有不同版图。
[0023] 在一个实施例中，PCM器件121和127可以实现在125摄氏度(℃)的温度数据保存10年。这符合或超过一些IC要求的在85到125℃的温度数据保存10年。同样，在一个7
实施例中，PCM器件121和127可以实现高于10 次循环的循环耐久性。这大大高于在一些
2 3
IC中要求的10 到10 次循环。
实施例中，PCM器件121和127可以实现高于10 次循环的循环耐久性。这大大高于在一些
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IC中要求的10 到10 次循环。
[0024] PCM器件可以在SET态(即，低电阻态)或RESET态(即，高电阻态)。PCM器件的一些关键参数包括保持电压Vh、阈值电压Vth、SET态电阻、和RESET态电阻。在一个实施例中，PCM器件的初始或原始状态是RESET态。这可以通过PCM器件材料的低温沉积实现，并允许在配置IC例如PLD时避免大的急剧短路(crow bar)电流。除了其他因素之外，PCM器件的Vth取决于PCM器件的材料成分、材料厚度和PCM器件的单元结构。
[0025] 在一个实施例中，SET态电阻约小于RESET态电阻3个量级。在另一实施例中，SET态电阻约小于RESET态电阻6个量级。注意本发明的实施例不限于SET态和RESET态电阻比率的上面例子。
[0026] 在一个实施例中，向PCM器件施加高于其Vth的器件电压而限制施加到器件的电流到约0.2到0.7毫安(mA)导致PCM器件从RESET态转变为SET态。同样，在一个实施例中，向PCM器件施加大于Vh并小于Vth的器件电压而施加高于0.7mA的电流导致PCM器件从SET态转变为RESET态。注意，在一个实施例中，在从SET态转变为RESET态时，施加到PCM器件的电流迅速切断。这允许使PCM器件材料维持在无定形态。迅速切断电流失败可导致PCM器件材料的一些结晶，这会减小PCM器件的电阻。在一个实施例中，施加到PCM器件从而设置或复位PCM器件的电流脉冲是大约10纳秒(ns)的短脉冲。所以，在一个实施例中，PCM器件的编程速度约为10ns。在一个实施例中，电流脉冲周期为使器件置于SET态约为50ns，并且使器件置于RESET态约为20ns。同样，在一个实施例中，AL信号的周期约为100ns。
[0027] 在存储器电路100的一个实施例中，对于给定技术节点，RESET态电阻在1兆欧(MΩ)到1吉欧(GΩ)的范围中，并且Vth大大低于OV。在一个实施例中，Vcc约为1.2伏(V)，OV约为1.55V，Vh约为0.5V并且Vth约为1.2V。如从上面可见，在一个实施例中，Vth与Vcc在同一量级。
[0028] 在一个实施例中，由SV和PCM器件(更特殊地，通过RESET态中的PCM器件)限制读电流(Iread)，即，通过分压器120的电流。同样，在一个实施例中，可通过使用顶开关122和底开关128的低栅极偏置(Vt或高于Vt)限制Iread。注意，在一个实施例中，具有更低Iread的存储器电路可更适合与更大IC一起使用。
[0029] 在Vth大大低于OV的一个实施例中，对于约10MΩ的RESET态电阻、约0.5V的SV和约50微安(μA)的Iser，Iread约为每存储器电路50纳安(nA)，其中Iser表示如果发生软错误，存储器电路100(更具体地，存储器电路100的PCM 127和晶体管6
128)可以克服软错误的电流。在此情况下，1×10 个存储器单元的总静态单元电流约为
6
50mA(50nA×1×10)。在其中Vth大大低于OV的另一实施例中，对于约100MΩ的RESET态电阻、约0.5V的SV和约5μA的Iser，Iread约为每存储器电路5nA。在一个实施例中，存储器电路100不需要快速读取例如闪存存储器需要的快速读取。
128)可以克服软错误的电流。在此情况下，1×10 个存储器单元的总静态单元电流约为
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50mA(50nA×1×10)。在其中Vth大大低于OV的另一实施例中，对于约100MΩ的RESET态电阻、约0.5V的SV和约5μA的Iser，Iread约为每存储器电路5nA。在一个实施例中，存储器电路100不需要快速读取例如闪存存储器需要的快速读取。
[0030] 图3A和3B是用于对图1和2的存储器电路中PCM器件编程的示例性时序图。图3A是用于将(图1和2中)顶PCM器件编程到SET态，并将(图1和2中)底PCM器件编程到RESET态的示例性时序图。另一方面，图3B是用于将(图1和2中)顶PCM器件编程到RESET态，并将(图1和2中)底PCM器件编程到SET态的示例性时序图。存储器电路
100的操作连同图3A和3B与下面的表1在此描述，表1示出在PCM器件121和127编程期间与在睡眠、读取和正常操作模式期间图1中各种信号的示例值。
100的操作连同图3A和3B与下面的表1在此描述，表1示出在PCM器件121和127编程期间与在睡眠、读取和正常操作模式期间图1中各种信号的示例值。
[0031]
[0032]
[0033] 注意，在上面的表1中，Vh＜V1＜Vth。同样注意在表1中，在正常操作模式期间，OV＝Vcc+Vod。此外，在一个实施例中，Vth是DL电压的最小需求(即，在一个实施例中，为设置PCM，DL电压必须大于Vth)。另外，GND表明接地，V1表明输入到地址线开关110的DL电压，Vt表明MOS器件(例如，地址线开关110与开关122、128和130)的阈值电压，Vcc表明施加到MOS器件的电源电压，X表明与其状态无关，并且Isource表明施加到地址线开关的电流(即，它表明也可称为编程电流的DL电流)。注意，例如关于表1中DL，X表示DL电压可以是GND到Vth。
[0034] 在表1中，列DL、AL、TSL、BSL、RL、SV和OV分别表示DL、AL、TSL、BSL、RL、SV和OV信号的值。同样，在表1中，设置顶部、复位底部、复位顶部和设置底部行分别表示设置顶PCM器件121、复位底PCM器件127、复位顶PCM器件121和设置底PCM器件127的各种信号的值。在一个实施例中，设置顶PCM器件121和复位底PCM器件127都在AL信号的一个时钟周期中发生。相似地，在一个实施例中，复位顶PCM器件121和设置底PCM器件127都在AL信号的一个时钟周期中发生。在另一实施例中，顶部和底部器件可在AL信号的多个时钟周期中编程。此外，在表1中，睡眠、读取和正常操作行分别表示在睡眠模式、读取模式和正常操作模式期间各种信号的值。
[0035] 如从表1中可见，在顶PCM器件121和底PCM器件127设置和复位期间，RL、SV和OV信号全部被接地。换言之，在PCM器件编程期间，RL、SV和OV信号全部被接地。由于RL信号在PCM器件编程期间被接地，因此读取线开关130断开。结果，在一个实施例中，半锁存器140、级联晶体管150和传输门160在PCM器件编程期间从分压器120电解耦。相似地，由于SV信号在PCM器件编程期间被接地，因此耦合到SV信号的PCM器件121的端子被接地。同样在图1中可见，PCM器件127的一个端子同样被接地。相似地，由于OV信号在PCM器件编程期间被接地，因此耦合到OV信号的半锁存器140的端子和级联晶体管150的端子同样被接地。这有效使半锁存器140和级联晶体管150置于关态。
[0036] 在一个实施例中，在将PCM器件121编程为SET态期间，AL信号大于或等于Vth+Vt，而在将PCM器件127编程为RESET态期间，AL信号大于或等于V1+Vt，其中V1大于Vh并小于Vth。在另一实施例中，在将PCM器件121编程为SET态和将PCM器件127编程为RESET态期间，AL信号为Vth+Vt。这样的实施例顾及如在图3A和3B中示出的更简单AL信号。同样，在一个实施例中，在将PCM器件121编程为SET态期间，TSL信号大于或等于Vth+Vt，DL电压信号大于或等于Vth，DL电流信号被限于设置电流(设置I)，并且BSL信号被接地。在一个实施例中，通过电流源(未示出)控制设置电流，该电流源供应DL电流信号并限制用来使PCM器件121置于SET态的最大DL电流信号。在将PCM器件127编程为RESET态期间，TSL信号被接地，DL电压信号等于V1，DL电流信号在复位电流水平(复位I)，并且BSL信号大于或等于V1+Vt。在一个实施例中，用晶体管128上的栅极偏置为PCM器件127控制复位电流水平。在一个实施例中，编程电流设置I和复位I小于约1mA，这允许维持存储器电路小的尺寸。在另一实施例中，在将PCM器件127编程为RESET态期间，BSL信号等于Vth+Vt。在此情况下，TSL和BSL信号的高二进制值电压为Vth+Vt。
[0037] 在一个实施例中，在将PCM器件121编程为RESET态期间，AL信号大于或等于V1+Vt，而在将PCM器件127编程为SET态期间，AL信号大于或等于Vth+Vt。在另一实施例中，在将PCM器件121编程为RESET态和将PCM器件127编程为SET态期间，AL信号为Vth+Vt。同样，在一个实施例中，在将PCM器件121编程为RESET态期间，TSL信号大于或等于V1+Vt，DL电压信号等于V1，DL电流信号在复位电流水平(复位I)，并且BSL信号被接地。在一个实施例中，用PCM器件121上的栅极偏置控制复位电流水平。在另一实施例中，在将PCM器件121编程为RESET态期间，TSL信号等于Vth+Vt。相似地，在一个实施例中，在将PCM器件127编程为SET态期间，TSL信号被接地，DL电压信号大于或等于Vth，DL电流信号被限于设置电流(设置I)，并且BSL信号大于或等于Vth+Vt。在一个实施例中，通过电流源(未示出)控制设置电流，该电流源供应DL电流信号并限制用来使PCM器件127置于SET态的最大DL电流信号。
[0038] 在一个实施例中，在睡眠模式期间，DL信号为X，AL信号被接地，TSL信号等于Vcc，BSL信号被接地，RL信号小于Vh+Vt，SV信号小于Vh，并且OV信号小于Vh。注意睡眠模式允许关闭不使用的位。同样注意睡眠模式可以用来关闭不使用的逻辑元件(LE)，所以在不使用的LE中避免存储器电路的存储器读电流Iread，并降低全部电流Icc，其中Icc表示芯片消耗的总静态电流。在一个实施例中，在睡眠模式期间，顶PCM器件121在SET态，而底PCM器件127在RESET态。
[0039] 在一个实施例中，在读取模式期间，DL信号为X，AL信号被接地，TSL信号等于Vcc，BSL信号等于Vcc，RL信号小于Vh+Vt，SV信号小于Vh，并且OV信号小于Vh。在一个实施例中，在读取模式期间，为使半锁存器140解扣(trip)，SV信号等于OV信号。注意在读取操作期间，OV信号降到SV信号的水平。
[0040] 在一个实施例中，在正常操作模式期间，DL信号为X，AL信号被接地，TSL信号等于Vcc，BSL信号等于Vcc，RL信号小于Vh+Vt，SV信号小于Vh，并且OV信号等于Vcc+Vod。在正常操作模式中，在读取PCM器件的状态之后，由于在读取操作期间OV信号降到SV信号的水平，因此耦合到OV信号的半锁存器140和级联晶体管150的端子的电压从SV升高到OV。在正常操作期间，数据经过传输门160。
[0041] 如在表1中可见，在睡眠、读取和正常操作模式期间，AL信号被接地。结果，地址线开关110断开，并且分压器120从DL电压信号和DL电流信号电解耦。
[0042] 在读取操作期间，如果PCM器件121在SET态并且PCM器件127在RESET态，那么端子125的电压约等于SV。注意在SET态的PCM器件121主动保持分压器120的电压，即将端子125的电压保持在大约SV。由于在端子125的电压约等于SV，因此高二进制值电压经读取线开关130输入到半锁存器140。即，高二进制值电压被施加到端子135。半锁存器140使端子135上的电压逆变，并在耦合到传输门160的栅极的端子155上提供低二进制值电压。如在上面提到，在一个实施例中，传输门160是NMOS晶体管。因此，当端子155的电压具有低二进制值时传输门160不接通。由于端子155也耦合到在一个实施例中是PMOS晶体管的级联晶体管150的栅极，因此级联晶体管150接通，所以使OV信号耦合到端子135。
这增强端子135上的高二进制值电压。
这增强端子135上的高二进制值电压。
[0043] 另一方面，如果PCM器件121在RESET态并且PCM器件127在SET态，那么端子125的电压约等于接地。注意在SET态的PCM器件127主动拉低分压器120的电压，即端子
125的电压。由于端子125的电压约等于接地，因此低二进制值电压经读取线开关130输入到半锁存器140。换言之，低二进制值电压被施加到端子135。半锁存器140将端子135的电压逆变，并在端子155提供高二进制值电压。如在上面提到，在一个实施例中，传输门
160是NMOS晶体管。因此，当端子155的电压具有高二进制值时传输门160接通。由于端子155也耦合到级联晶体管150的栅极，因此级联晶体管150不接通，所以保持端子135从OV信号电解耦。所以，在此情况下，级联晶体管150不增加端子135上的电压。
125的电压。由于端子125的电压约等于接地，因此低二进制值电压经读取线开关130输入到半锁存器140。换言之，低二进制值电压被施加到端子135。半锁存器140将端子135的电压逆变，并在端子155提供高二进制值电压。如在上面提到，在一个实施例中，传输门
160是NMOS晶体管。因此，当端子155的电压具有高二进制值时传输门160接通。由于端子155也耦合到级联晶体管150的栅极，因此级联晶体管150不接通，所以保持端子135从OV信号电解耦。所以，在此情况下，级联晶体管150不增加端子135上的电压。
[0044] 在一个实施例中，在睡眠、读取和正常操作模式期间，最大SV信号被限制在低于复位电压，并最小SV信号由感测放大器噪声容限限制。当PCM器件在RESET态时复位电压为Vth，并且当PCM器件在SET态时复位电压为Vh。感测放大器噪声容限是感测放大器可承受而不失去其状态的噪声电平。换言之，它是感测放大器可锁存的最小输入电压。在一个实施例中，感测放大器噪声容限被估计并减小，从而使得SV信号水平可以被最小化到可能的限度。由于SV信号影响Iread，因此减小SV信号水平会减小Iread。
[0045] 注意由于存储器电路100将会从软错误事件恢复，因此存储器电路100抗软错误。在半锁存器140中数据错误的情况下，可通过降低OV信号到SV信号(如在上面提到为正常读取处理的部分)，并从分压器120重加载数据回到半锁存器140来改正软错误。在一个实施例中，这样的纠正可以基于存储器块的列或存储器块的行完成。在另一实施例中，它可基于位完成。同样注意存储器电路100耐受Vmin(其中Vmin是在RAM中避免数据丢失所需要的最小电源电压)。结果，存储器电路100免疫数据干扰。另外，存储器电路100不遭受在CRAM和RAM存储器电路中存在的读/写容限问题。
[0046] 图2是本发明的存储器电路的另一实施例的详图。在图2中，存储器电路200包括地址线开关210、分压器220和传输门260。注意存储器电路200可以定义为不含传输门260。可替换地，存储器电路200可定义为不含地址线开关210和传输门260，在该情况下，存储器电路200与分压器220相同。同样注意存储器电路例如存储器电路200有时称为存储器单元。
[0047] 分压器220如在图2中示出包括串联耦合的PCM器件221、开关222和228，以及PCM器件227。PCM器件221和开关222可以在此分别称为顶PCM器件221和顶开关222。相似地，PCM器件227和开关228可以在此分别称为底PCM器件227和底开关228。
[0048] 在一个实施例中，地址线开关210、开关222和228，以及传输门260全部是NMOS晶体管。
[0049] 在存储器电路200中，AL信号控制地址线开关210的状态。DL信号是输入到地址线开关210的信号。注意DL电压信号和DL电流信号都输入到地址线开关210。TSL信号和BSL信号分别控制顶开关222和底开关228的状态。SV被施加到顶PCM器件221的一个端子。
[0050] 除在下面提到之外，存储器电路200相似于存储器电路100，并以相似方式操作。和存储器电路100中它们的对应部分一样用于相似功能的存储器电路200中的部件和信号用与它们对应部分的参考号相差100的参考号表示。例如，存储器电路200中的地址线开关210和分压器220分别对应于存储器电路100中的地址线开关110和分压器120。由于存储器电路200相似于存储器电路100并以相似方式操作，因此除提到相对于存储器电路
100的一些不同之处外在此不更详细描述。
100的一些不同之处外在此不更详细描述。
[0051] 在分压器220中的PCM器件类似于分压器120的PCM器件，并以相似方式被编程。如在图2中可见，存储器电路200不包括在PCM器件221和227编程期间使分压器220从传输门260电解耦的读取线开关。作为替代，在存储器电路200中，在PCM器件221和227编程期间，传输门260的端子261和262(分别为漏极和源极端子)被接地。结果，在PCM器件221和227编程期间传输门260不开启。
[0052] 如在上面提到，图3A和3B是用于对图1和2的存储器电路中PCM器件编程的示例性时序图。图3A是用于将顶PCM器件221编程到SET态并将底PCM器件227编程到RESET态的示例性时序图。另一方面，图3B是用于将顶PCM器件221编程到RESET态并将底PCM器件227编程到SET态的示例性时序图。表2在下面示出在PCM器件编程、睡眠模式和正常操作模式期间图2中相关信号的值。
[0053]
[0054] 表2
[0055] 如从表1和2可见，在这些表中相关信号的值在编程期间相同。同样除SV信号的值之外，在表1和2中相关信号的值在睡眠和正常操作模式期间相同。由于存储器电路200不包括读取线开关，因此RL信号在存储器电路200中不可用并且没有在表2中示出。相似地，由于存储器电路200中没有从分压器220读取数据到其的半锁存器或锁存器，因此存储器电路200不包括分离读取模式。此外，由于存储器单元200不包括级联晶体管和半锁存器，因此OV信号在存储器电路200中不可用并且没有在表2中示出。最终，在睡眠模式期间，在表1和2中SV信号具有相同的值。然而，在正常操作模式期间，在表2中SV信号为Vcc+Vod，不同于在表1中它具有的值。注意在表2中，SV信号具有的值与在表1中OV信号具有的值相同。
[0056] 如在上面提到，在睡眠模式期间，在表2中相关信号具有与在表1中它们对应部分相同的值。由于这些值已经关于表1描述，因此它们在此不关于表2描述。在正常操作模式期间，除SV信号之外，在表2中全部信号具有与表1中相同的值。在正常操作模式中，在读取PCM器件的状态之后，它们经过传输门260。
[0057] 如从上面可见，在睡眠和正常操作模式期间，AL信号被接地。结果，地址线开关210断开，并且分压器220从DL电压信号和DL电流信号电解耦。
[0058] 在正常操作模式期间，如果PCM器件221在SET态并且PCM器件227在RESET态，那么端子225的电压约等于SV。由于端子225直接耦合到传输门260的栅极，因此高二进制值电压被施加到传输门260的栅极。如在上面提到，在一个实施例中，传输门260是NMOS晶体管。同样在正常操作模式期间，端子261和262(分别为传输门260的漏极和源极端子)不接地。因此，当端子225的电压具有高二进制值时，传输门260接通。这使端子261和262电耦合。
[0059] 另一方面，如果PCM器件221在RESET态并且PCM器件227在SET态，那么端子225的电压约等于接地。结果，低二进制值电压被施加到传输门260的栅极。如在上面提到，在一个实施例中，传输门260是NMOS晶体管。因此，当端子225的电压具有低二进制值时，传输门260不接通。结果端子261和262没有电耦合。
[0060] 在存储器电路200的一个实施例中，对于给定技术节点，RESET态电阻在1兆欧(MΩ)到1千兆欧(GΩ)的范围中，并且Vth大于OV。在一个实施例中，Vcc约为1.2V，OV约为1.55V，并且Vth约为1.7到2V。在另一实施例中，Vcc约为0.9V，OV约为1.2V，并且Vth约为1.35到1.7V。
[0061] 对于65纳米(nm)工艺节点，在Vth大于OV并且SV等于工艺节点的OV的一个实施例中，对于约1GΩ的RESET态电阻、约1.55V的SV和约1.5μA的Iser，Iread约为每存6
储器电路1.5nA。在此情况下，1×10 个存储器单元的总静态电流约为1.5mA。在一个实施例中，存储器电路200不需要快速读取，例如闪存存储器需要的快速读取。
储器电路1.5nA。在此情况下，1×10 个存储器单元的总静态电流约为1.5mA。在一个实施例中，存储器电路200不需要快速读取，例如闪存存储器需要的快速读取。
[0062] 在SV等于OV的一个实施例中，更高电压晶体管用于地址线开关210、顶开关222和底开关228。这样的更高电压晶体管能够使更高电压信号传递到PCM器件221和227并传递到传输门260。
[0063] 注意存储器电路100和200面积小于标准CRAM存储器单元。进一步注意由于存储器电路200不包括半锁存器电路、读取线开关或级联晶体管，因此它比存储器电路100少四个晶体管。另外，存储器电路200不包括存储器电路100中存在的信号例如RL信号和OV信号。结果，存储器电路200涉及比存储器电路100更低的信号复杂性。此外，存储器电路200甚至比存储器电路100更不易受软错误影响。事实上，由于分压器220主动保持耦合到传输门260栅极的端子225的电压，因此存储器电路200免受软错误。
[0064] 注意PCM器件免受软错误，并且是非易失性的。相似地，存储器电路100和200是非易失性的。另外，存储器电路100和200的分压器限制漏电流。结果，在存储器电路100和200中使用更低备用电源。此外，由于存储器电路100和200分别抗软错误和免受软错误，因此它们可缩放。同样，存储器电路100和200可以与使用更小工艺节点制造的更小器件一起使用。
[0065] 图4图示包括其中可实施根据本发明实施例的存储器电路的示例性PLD的示例性数据处理系统。例如，图4图示在数据处理系统400中的PLD 410。作为一个示例，本发明的存储器电路可以在PLD 410的逻辑块内以分布式存储器实现。这样的分布式存储器可以用来配置LUT，并且连接全局和本地金属信号线。在一个实施例中，该分布式实现方式替代传统CRAM。在一个实施例中，PLD 410可以包括多个分布式存储器(但仅示出一个分布式存储器，从而避免使附图过于复杂)。分布式存储器411包括多个存储器电路，例如存储器电路100或200(但仅示出一个存储器电路，存储器电路412，从而避免使附图过于复杂)。在一个实施例中，存储器电路412和分布式存储器411在与PLD 410相同的管芯/芯片上。
在一个实施例中，PLD 410的存储器块例如存储器块413可以包括基于PCM的存储器单元。
在一个实施例中，PLD 410可以包括多个存储器块例如存储器块413(但仅示出一个这样的存储器块，从而避免使附图过于复杂)。在一个实施例中，存储器块413在与PLD 410相同的管芯/芯片上。在一个实施例中，存储器块413可以是小型嵌入式阵列块(SEAB)或中型嵌入式阵列块(MEAB)。在另一实施例中，由于具有充分快速的设置和复位时间，存储器块可以是大型RAM(MRAM)块。在一个实施例中，存储器块413是非易失性存储器块。数据处理系统400可以包括下面部件中的一个或更多个：处理器440、存储器450、输入/输出(I/O)电路420和外围器件430。这些部件通过系统总线465耦合在一起，并且被组装在终端用户系统470中包含的电路板460上。数据处理系统例如系统400可以包括单终端用户系统例如终端用户系统470，或可以包括作为数据处理系统一起工作的多个系统。
在一个实施例中，PLD 410的存储器块例如存储器块413可以包括基于PCM的存储器单元。
在一个实施例中，PLD 410可以包括多个存储器块例如存储器块413(但仅示出一个这样的存储器块，从而避免使附图过于复杂)。在一个实施例中，存储器块413在与PLD 410相同的管芯/芯片上。在一个实施例中，存储器块413可以是小型嵌入式阵列块(SEAB)或中型嵌入式阵列块(MEAB)。在另一实施例中，由于具有充分快速的设置和复位时间，存储器块可以是大型RAM(MRAM)块。在一个实施例中，存储器块413是非易失性存储器块。数据处理系统400可以包括下面部件中的一个或更多个：处理器440、存储器450、输入/输出(I/O)电路420和外围器件430。这些部件通过系统总线465耦合在一起，并且被组装在终端用户系统470中包含的电路板460上。数据处理系统例如系统400可以包括单终端用户系统例如终端用户系统470，或可以包括作为数据处理系统一起工作的多个系统。
[0066] 系统400可以用于广泛种类的应用中，例如计算机连网、数据连网、仪器、视频处理、数字信号处理(“DSP”)或希望使用可编程或可重编程逻辑的优点的任何其它应用。PLD410可以用来执行各种不同逻辑功能。例如，PLD 410可以被配置为与处理器440协作工作的处理器或控制器(或在可替换实施例中，PLD可以自身充当单系统处理器)。PLD 410也可以用作仲裁对系统400中共享资源的访问的仲裁器。在另一示例中，PLD 410可以被配置为处理器440和系统400中其它部件中一个部件之间的接口。注意系统400仅是示例性的。
[0067] 在一个实施例中，系统400是数字系统。在此使用的数字系统不希望限于纯数字系统，但也包含包括数字和模拟子系统的混合系统。
[0068] 在图4中，本发明的存储器电路的实施例在PLD的背景下讨论。然而，注意本发明的存储器电路的实施例不限于仅在PLD中使用。换言之，本发明的存储器电路的实施例可以用在其它类型IC中。
[0069] 尽管已经关于图示的实施例具体描述本发明，但将会认识到各种变更、修改和适应可以基于本公开做出，并理解为在本发明的范围内。尽管已经连同目前考虑为最实用和优选的实施例对本发明进行描述，但理解本发明不限于公开的实施例，但相反的，希望覆盖包括在权利要求的范围内的各种修改和等效布置。
[0070] 其他实施例
[0071] 实施例1、一种操作存储器电路的方法，该方法包含：设置第一相变存储器(PCM)器件在第一电阻态；并设置第二PCM器件在第二电阻态；其中所述第一和第二PCM器件在分压器配置中耦合。
[0072] 实施例2、实施例1的方法，其中设置所述第一PCM器件和设置所述第二PCM器件发生在耦合到所述存储器电路的地址线开关的一个时钟周期中。
[0073] 实施例3、实施例1的方法，其中所述第一电阻态是设置电阻态，并且所述第二电阻态是复位电阻态。
[0074] 实施例4、实施例3的方法进一步包含：接通耦合到所述第一PCM器件的第一开关；并接通耦合到所述第一开关和所述第二PCM器件的第二开关；其中传输门被耦合到使所述第一开关耦合到所述第二开关的节点。
[0075] 实施例5、实施例4的方法进一步包含：接通地址线开关，从而允许设置所述第一和第二PCM器件。
[0076] 实施例6、实施例5的方法，其中设置所述第一PCM器件包括将第一脉冲施加到所述第一PCM器件；并且设置所述第二PCM器件包括将第二脉冲施加到所述第二PCM器件；其中所述第一脉冲持续时间长于所述第二脉冲。
[0077] 实施例7、实施例4的方法进一步包含：接通在第一端子耦合到节点并在第二端子耦合到半锁存器的读取线开关，该半锁存器耦合到所述传输门；将所述第二端子上的信号施加到半锁存器的输入；以及将所述半锁存器的输出施加到所述传输门。
[0078] 实施例8、实施例7的方法进一步包含：使用耦合到所述传输门和所述第二端子的级联晶体管。
[0079] 实施例9、一种存储器电路，包含：(a)分压器，包括：(i)第一相变存储器(PCM)器件，其中所述第一PCM器件在设置电阻态；
[0080] (ii)耦合到所述第一PCM器件的第一开关；(iii)耦合到所述第一开关的第二开关；以及(iv)耦合到所述第二开关的第二PCM器件，其中所述第二PCM器件在复位电阻态；(b)耦合到所述分压器的半锁存器；以及(c)耦合到所述半锁存器和所述分压器的级联晶体管。
[0081] 实施例10、实施例9的存储器电路，其中：半锁存器包括互补金属氧化物半导体(CMOS)反相器，该CMOS反相器包括串联耦合到p沟道金属氧化物半导体(PMOS)晶体管的n沟道金属氧化物半导体(NMOS)晶体管，其中所述半锁存器的输入节点被耦合到所述NMOS晶体管的栅极和所述PMOS晶体管的栅极；所述级联晶体管是其栅极耦合到所述半锁存器的输出节点并且其漏极耦合到所述半锁存器的输入节点的PMOS晶体管；所述第一开关是NMOS晶体管；以及所述第二开关是NMOS晶体管。
[0082] 实施例11、实施例10的存储器电路进一步包含：耦合到所述分压器的地址线开关；以及在所述分压器和所述半锁存器之间耦合的读取线开关；其中所述地址线开关是NMOS晶体管，并且所述读取线开关是NMOS晶体管。
[0083] 实施例12、实施例9的存储器电路进一步包含：耦合到所述半锁存器的所述输出节点的传输门晶体管。
[0084] 实施例13、一种包括实施例9的存储器电路的分布式存储器。
[0085] 实施例14、一种包括实施例9的存储器电路的可编程逻辑器件。
[0086] 实施例15、一种包含可编程逻辑器件的数字系统，该可编程逻辑器件包括实施例9的存储器电路。
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