技术领域
[0001] 本
发明涉及模拟
电路技术领域，特别涉及一种电压型迟滞比较器。
背景技术
[0002] 一个典型的比较器电路比较两个输入
信号的电压值，根据它们相对值产生
输出信号。在通常情况下，当两个输入电压相等时，输出状态就会切换。因此，当两个
输入信号相等或相近时，就会导致输出的不确定性，在这种情况下，比较器的输出可能会根据输入级的噪声而来回切换状态。
[0003] 为了解决这个问题，一些比较器都含有迟滞电路，为输入信号的正向变化和反向变化提供单独的跳变
阈值，从而避免了当两个输入信号的电压值接近时，噪声引起输出误触发翻转的可能性。
[0004] 传统的在比较器中引入迟滞的方法通常涉及到比较器输入阻抗的变化，并且需要对迟滞电路施加额外的偏置
电流，这些方法会导致正向跳变阈值和反向跳变阈值的不精确，限制了迟滞比较器的准确度。
[0005] 因此，有必要发明一种集成电路比较器，该比较器包括迟滞级，并且克服了目前所知比较器的一些
缺陷和局限性。
发明内容
[0006] 本发明的目的在于提供一种电压型迟滞比较器，以解决传统比较器在引入迟滞时容易导致正向跳变阈值和反向跳变阈值不精确，由此限制迟滞比较器准确度的问题。
[0007] 为解决上述技术问题，本发明提供一种电压型迟滞比较器，包括：
[0008] 差分输入级，对双端输入
差分信号进行一级放大并单端输出；
[0009] 增益级，接收一级放大后的差分输入级信号，并对其进行二级放大；
[0010] 迟滞级，用于产生比较器的迟滞量；
[0011] 输出级，输出比较器的结果。
[0012] 可选的，所述差分输入级包括差分对NMOS管MN1和MN2、
电流镜PMOS管MP1和MP2、以及恒流源NMOS管MN3；其中，
[0013] 所述NMOS管MN1的栅极接第一输入信号VP，源级与所述NMOS管MN2的源级相连后接至所述NMOS管MN3的漏极，所述NMOS管MN1的漏极接所述PMOS管MP1的漏极，两者形成导电通路；
[0014] 所述NMOS管MN2的栅极接第二输入信号VM，漏极接所述PMOS管MP2的漏极，两者形成导电通路；
[0015] 所述PMOS管MP1和所述PMOS管MP2的栅极相互连接后接至所述PMOS管MP1的漏极，所述PMOS管MP1和所述PMOS管MP2的源级均接
电源电压VDD；
[0016] 所述NMOS管MN3的栅极接外部偏置电位Vb，源极接地。
[0017] 可选的，所述增益级包括放大管PMOS管MP5和恒流源NMOS管MN4；其中，
[0018] 所述PMOS管MP5的栅极接所述PMOS管MP2和所述NMOS管MN2的漏极，漏极接所述NMOS管MN4的漏极，源级接电源电压VDD；
[0019] 所述NMOS管MN4的栅极接外部偏置电位Vb，源极接地；所述PMOS管MP5和所述NMOS管MN4相互
串联，形成导电通路。
[0020] 可选的，所述迟滞级包括电流镜PMOS管MP3和
开关管PMOS管MP4；其中，
[0021] 所述PMOS管MP3的栅极与PMOS管MP1和MP2的栅极相连，漏极与所述PMOS管MP2的漏极以及所述NMOS管MN2的漏极相连，源级与所述PMOS管MP4的漏极相连；
[0022] 所述PMOS管MP4的栅极接所述PMOS管MP5的漏极以及所述NMOS管MN4的漏极，源级接电源电压VDD；
[0023] 所述PMOS管MP3和所述PMOS管MP4相互串联，形成导电通路。
[0024] 可选的，所述输出级包括输出管NMOS管MN5，所述NMOS管MN5的栅极接所述PMOS管MP5的漏极和所述NMOS管MN4的漏极，源级接地，漏极为开漏输出OUT。
[0025] 可选的，所述PMOS管MP1和MP2的
沟道宽长比相等，所述NMOS管MN1和MN2的沟道宽长比相等。
[0026] 在本发明中提供了一种电压型迟滞比较器，包括差分输入级、增益级、迟滞级和输出级。所述差分输入级对双端输入差分信号进行一级放大并单端输出；所述增益级接收一级放大后的差分输入级信号，并对其进行二级放大；所述迟滞级用于产生比较器的迟滞量；所述输出级输出比较器的结果。
[0027] 本发明能够实现迟滞比较功能，其中上升翻转阈值完全由MOS管尺寸比例决定，因此非常精确，不受
温度和工艺变化的影响，且下降翻转阈值也仅依赖于MOS管参数，因此能够方便设定迟滞量大小。
附图说明
[0028] 图1是本发明提供的电压型迟滞比较器结构示意图。
具体实施方式
[0029] 以下结合附图和具体
实施例对本发明提出的一种电压型迟滞比较器作进一步详细说明。根据下面说明和
权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
[0030] 实施例一
[0031] 本发明提供了一种电压型迟滞比较器，其结构如图1所示，包括差分输入级10；增益级20；迟滞级30；输出级40。
[0032] 具体的，请继续参阅图1，所述差分输入级10包括差分对NMOS管MN1和MN2、电流镜PMOS管MP1和MP2、以及恒流源NMOS管MN3；其中，所述NMOS管MN1的栅极接第一输入信号VP，源级与所述NMOS管MN2的源级相连后接至所述NMOS管MN3的漏极，所述NMOS管MN1的漏极接所述PMOS管MP1的漏极，两者形成导电通路；所述NMOS管MN2的栅极接第二输入信号VM，漏极接所述PMOS管MP2的漏极，两者形成导电通路；所述PMOS管MP1和所述PMOS管MP2的栅极相互连接后接至所述PMOS管MP1的漏极，所述PMOS管MP1和所述PMOS管MP2的源级均接电源电压VDD；所述NMOS管MN3的栅极接外部偏置电位Vb，源极接地。所述PMOS管MP1和所述PMOS管MP2共同构成电流镜结构，由于所述PMOS管MP1和所述PMOS管MP2的栅源电压一致，加之两者沟道宽长比一致，则流过这两个晶体管的电流也是一致的。
[0033] 所述增益级20包括放大管PMOS管MP5和恒流源NMOS管MN4；其中，所述PMOS管MP5的栅极接所述PMOS管MP2和所述NMOS管MN2的漏极，漏极接所述NMOS管MN4的漏极，源级接电源电压VDD；所述NMOS管MN4的栅极接外部偏置电位Vb，源极接地；所述PMOS管MP5和所述NMOS管MN4相互串联，形成导电通路。
[0034] 所述迟滞级30包括电流镜PMOS管MP3和开关管PMOS管MP4；其中，所述PMOS管MP3的栅极与PMOS管MP1和MP2的栅极相连，漏极与所述PMOS管MP2的漏极以及所述NMOS管MN2的漏极相连，源级与所述PMOS管MP4的漏极相连；所述PMOS管MP4的栅极接所述PMOS管MP5的漏极以及所述NMOS管MN4的漏极，源级接电源电压VDD；所述PMOS管MP3和所述PMOS管MP4相互串联，形成导电通路。当开关管PMOS管MP4的栅极电位为低电平时，将会给电流镜PMOS管MP3提供通路，该导电通路平行于所述PMOS管MP2，从而流入所述PMOS管MP2的电流产生了分流，一部分电流流入PMOS管MP3中；当开关管PMOS管MP4的栅极为低电平时，所述迟滞级30将不会从电流镜PMOS管MP2分流。因此，PMOS管MP4状态的变化可导致所述迟滞级30是否从电流镜PMOS管MP2处分流。
[0035] 所述输出级包括输出管NMOS管MN5，所述NMOS管MN5的栅极接所述PMOS管MP5的漏极和所述NMOS管MN4的漏极，源级接地，漏极为开漏输出OUT。优选的，所述PMOS管MP1和MP2的沟道宽长比相等，所述NMOS管MN1和MN2的沟道宽长比相等。
[0036] 初始假设第一输入信号VP小于第二输入信号VM的电压值，放大管PMOS管MP5处于导通状态，开关管PMOS管MP4处于关闭状态，屏蔽了所述迟滞级30的作用。由于NMOS管MN1和MN2的沟道宽长比相等，以及PMOS管MP1和MP2的沟道宽长比相等，当第一输入信号VP电压值上升至第二输入信号VM电压值时，开漏输出OUT将会翻转，也就是，在所述实施例中，上升翻转阈值记为V+，发生在第一输入信号VP电压值上升至第二输入信号VM电压值时，这时由于流过PMOS管MP2的电流增加而流过NMOS管MN2的电流减少，导致放大管PMOS管MP5关闭。可以看出，上升翻转阈值V+只取决于MOS管的尺寸比例，与MOS管的工艺、温度、电压无关，这使得上升翻转阈值非常精确。
[0037] 此时放大管PMOS管MP5关闭，开关管PMOS管MP4开启，迟滞电流镜PMOS管MP3的导电路径
叠加在PMOS管MP2的导电路径上，产生分流，因此改变了镜像比率。等式可描述为：
[0038] VHYS＝V+-V- (1)
[0039] 其中VHYS为迟滞量，V-为下降跳变阈值，V+为上升翻转阈值。
[0040] VHYS＝VGSMN2-VGSMN1 (2)
[0041] VGSMN2是NMOS管MN2的栅源电压，VGSMN1是NMOS管MN1的栅源电压，其中，[0042]
[0043]
[0044] 其中KN为NMOS管工艺参数，VTN为NMOS管开启阈值，IMN2是流经NMOS管MN2的电流，IMN1是流经NMOS管MN1的电流，(W/L)MN1，(W/L)MN2分别是NMOS管MN1和MN2的沟道宽长比。
[0045] 根据电流镜镜像比率，下降跳变阈值V-的输入条件为：
[0046]
[0047] (W/L)MP1、(W/L)MP2和(W/L)MP3分别是PMOS管MP1、MP2和MP3的沟道宽长比。假设上述实施例中MOS管均为理想MOS管，定义NMOS管MN1和MN2的沟道宽长比W/L为aN：
[0048] aN＝(W/L)MN1＝(W/L)MN2 (6)
[0049] 定义PMOS管MP1和MP2的沟道宽长比W/L为aP：
[0050] aP＝(W/L)MP1＝(W/L)MP2 (7)
[0051] 进一步定义PMOS管MP3的W/L为aH：
[0052] aH＝(W/L)MP3 (8)
[0053] 则：
[0054]
[0055] 将式(5)和式(9)合并，得：
[0056]
[0057] 从图1中可以看出流经NMOS管MN3的电流IMN3：
[0058] IMN3＝IMN1+IMN2 (11)
[0059] 综合式(11)和式(5)得：
[0060]
[0061] 将式(12)带入式(10)得：
[0062]
[0063] 上述式(13)证明，所公开的比较器中的迟滞量是通过控制PMOS管MP3迟滞晶体管和电流镜MOS管的尺寸比例关系以及流入差分对晶体管的尾电流大小。
[0064] 综上所述，在上述公开实施例中，上升跳变阈值由晶体管尺寸比例决定，与温度和工艺参数无关，因此非常精确，下降跳变阈值与尾电流值、晶体管尺寸和工艺参数KN有关，可以精确控制。
[0065] 在本发明中，“连接”、“相连”、“连”、“接”等表示电性相连的词语，如无特别说明，则表示直接或间接的电性连接。
[0066] 上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
