微电子快擦写或区块擦除「电可擦可编程只读存储器」(即通称的 快擦写EEPROM)包含阵列式的小存储单元，这些存储单元可以分别编 程或者读取数据。每一存储单元的面积可以通过省略某些特定的晶体 管而缩小，这些被省略的晶体管即是一般熟知可让存储单元进行分别 擦除动作之用的晶体管，因此，整个存储器的面积也因而缩小了，但 此举也造成了在擦除时，这些存储单元是以一块块的区域方式而被擦 除。
前述类别的存储器有独立式的金属-氧化物-半导体(MOS)场效晶 体管存储器存储单元，每一存储单元都包括一个源极、一个漏极、一 个浮置栅极、以及一个控制栅极，而不同的电压施加于这些电极上， 以便对这些存储单元进行如二进制0或1的写入或区块式擦除等的编 程化动作。
这些存储单元是以行列交错的阵列方式连接着，这些存储单元的 控制栅极即排成一列，再连接到其所属的字线(word line)，而这些存储 单元的漏极排成一行，连接到其所属的位线(bit line)。这些存储单元的 源极彼此连接在一起。以上所述的连接方式即是一般熟知的NOR存储 器结构。
对一个存储单元进行编程的方法是在其上施加电压，一般是9至 10伏特在控制栅极上，大约5伏特在漏极上，而源极则是接地，如此 会迫使从漏极空乏区注入的热电子进入浮置栅极。一旦供编程化用的 电压被移除了，注入的电子群即陷在浮置栅极内，产生负电压效应， 因此会提高该存储单元的门限电压到大约比4伏特还高一些的数值。
读取存储单元资料的方式是施加5伏特到控制栅极、1伏特到漏极 所连接的位线，对源极接地，同时检测位线上的电流。如果该存储单 元已经编程化，而它的门限电压是相对高值(4伏特)，那么位线上的电 流会是零，即使不是零，也至少是非常低。如果该存储单元未经编程 化或者是被擦除，而它的门限电压相对低值(2伏特)，那么控制栅极电 压将会增强信道，因此位线上的电流会呈现相对高值。
有多种擦除一个存储单元的方法，其中之一的方法是在源极施以 相当高的电压(一般是12伏特)，控制栅极接地，而漏极是浮接的，这 样的配置会使在编程化的过程中注入到浮置栅极的电子进行 Fowler-Nordheim隧道效应，即从浮置栅极穿透像隧道一样的薄氧化层 而进入源极。擦除一个存储单元也可以在控制栅极施以级数在-10伏特 的负电压，5V在源极，而让漏极浮接。
传统快擦写EEPROM存储单元配置的方式引起的问题是，有些存 储单元会在其它存储单元尚未充分擦除前，它们却被过度擦除 (over-erased)了，这个现象是牵就制造容许度的结果。在过度擦除的存 储单元的浮置栅极里，电子会被驱除，而形成正极，结果使过度擦除 的存储单元具有和空乏态晶体管(depletion mode transistor)一样的作用 功能，即不能以在控制栅极施以正常的操作电压而将其关毕。这些具 有空乏态晶体管作用的存储单元在往后的编程化和读取的操作中，会 引起漏电流。
更详细描述之，即在编程化和读取的操作中，一次只有一个字线 会维持在高电位，而其它的字线则是接地，如前面已描述过，字线是 和一列的存储单元的控制栅极连接着。然而，正电压是加在所有存储 单元的漏极上，在此情况下，如果某一个未被选择到的存储单元的门 限电压是零或负数，那么将会有漏电流在该存储单元的源极、信道、 以及漏极之间流动。
在典型的快擦写EEPROM中有大量的存储晶体管单元，譬如说 512个晶体管单元，而它们漏极是接在分别的位线上。如果位于位线上 有极多的存储单元汲取背景漏电流，那么位线上的漏电流总和可能会 超过存储单元的读取电流，因此不能再读取在此位线上任何存储单元 的状态，造成该存储器的失能。在阵列上位上的门限电压值会形成电 压扰动，因此在擦除程序最小的存储单元上会有相对高的门限电压值 VTMIN，而在过度擦除程序最大的存储单元上会有零或负值的最小可 接受门限电压值VTMIN。门限电压值愈低意谓着门限电压值的分布范 围愈广，也就是漏电流愈高。因此我们希望，是避免有过度擦除的存 储单元，同时尽量降低门限电压分布情形到一个很低的范围，理想状 况下，是所有的存储单元在擦除后，都有级数达到2伏特一样高的门 限电压。
在制造技术中，已为人熟知的方法是借助完成过度擦除的修正操 作来降低门限电压的分布情形，该操作是对过度擦除程度最高的存储 单元进行再编程化，即提高它们的门限电压。这种借助完成过度擦除 的修正操作来降低门限电压的分布情形的操作，会使所有具有门限电 压特性的存储单元的门限电压分布，保持在一个最小但是可接受的数 值之上。此种过度擦除的修正操作即一般熟知的自动编程扰动法 (Automatic Programming Disturb，APD)。
一个较佳的APD方法可参考在美国专利编号5,642,311案件所揭 示的自动编程扰动擦除法(Automatic Programming Disturb Erase， APDE)，该专利权属于Lee Cleveland，颁证于公元1997年6月24日， 其标题为「适用于受限过度擦除及无法擦除和更正错误的快擦写存储 器的过度擦除修正法」(OVERERASE CORRECTION FOR FLASH MEMORY WHICH LIMITS OVERERASE AND PREVENTS ERASE VERIFY ERRORS)。该方法包括检测过度擦除的存储单元，然后在其 上施以编程化用的脉冲，该脉冲就会使存储单元的门限电压回到可接 受的数值。
在一个擦除脉冲的引入后，首先是在一列列以存储单元和存储单 元相临的基准上完成未充足擦除(under-erase)。位于第一列和第一行的 存储单元会被寻址，而后擦除确认，擦除的方式是在控制栅极(字线) 上施以4伏特，在漏极(位线)施以1伏特，源极是接地的，然后使用感 测放大器去检测位线电流，以此决定该存储单元的门限电压是否超过 某一特定的数值，譬如说，2伏特。如果该存储单元的门限电压超过2 伏特，表示其是未充足擦除，而位线电流将会呈现低值。在这种情况 下，一个擦除脉冲将会施加在所有的存储单元上，而第一个存储单元 会再次被擦除确认。
在每一个擦除脉冲都已引入之后，而在下一个擦除确认操作之前， 过度擦除修正会在存储器的所有存储单元上完成。这些动作之后，进 行的是在位线阵列上的过度擦除确认，方式是让字线接地，在第一条 位线上施以1伏特，然后检测位线电流。如果电流超过事先设定的数 值，则表示至少有一个连接到位线的存储单元是过度擦除，而会汲取 漏电流。在这种情况下，一个过度擦除修正脉冲会加到该位线。加脉 冲的方式是在位线上施以约5伏特，且维持该电压到一个事先设定好 的时间长度，譬如说，100μs。
在过度擦除修正脉冲施加完毕之后，位线又会被确认一次。如果 位线的电流仍然偏高，表示尚残存有一个过度擦除的存储单元连接到 该位线，因此另外一个过度擦除修正脉冲又会引入。如此的过程会依 序在所有的位线中反复进行。如有必要，前面所叙述的过程会反复许 多次，直到位线电流降低到事先设定好的数值，这数值要比读取电流 低。然后，一样的过程会对第一列上其它的存储单元进行，接着在其 下的一列及其下的其下一列等等进行，直到存储器的所有存储单元都 已经擦除确认。
借助每一个擦除脉冲之后的过度擦除修正的过程，有被修正的存 储单元的过度擦除程度会被降低，因而改善了该存储单元的容忍度。 再者，因为经过每一个擦除脉冲，会修正过度擦除的存储单元，位线 电流也会在擦除确认的过程中降低，所以在擦除确认的过程结束后， 可以避免未充足擦除存储单元的残留。
虽然前面所述的APDE方法在去除过度擦除的存储单元上相当有 效，但是它在使用上却有限制，即在过度擦除修正的过程中，存储单 元的源极和字线必须保持在接地的条件，因此当过度擦除修正的脉冲 引入时，过度擦除的存储单元会吸引背景的漏电流。漏电流的出现也 就意谓着需要大功率电源的供应。
即使工艺参数可以控制，以致于过度擦除修正的脉冲不会产生未 充足擦除的存储单元，但是门限电压值的分布所能减少的量还是先天 上受到了限制，这是因为没有一种机制，可以用来避免已经适当擦除 的存储单元而其上的门限电压值不会进一步被增加的方法，门限电压 值的所以会进一步增加是过度擦除修正的脉冲引入所引起的。除此之 外，在编程的过程当中，背景的漏电流也应当避免出现，以免造成门 限电压值进一步增加之类的问题。
当供应电压VCC因为将来EEPROM的尺寸缩小而跟着减少时，前 面所说门限电压值进一步增加、存储单元的源极和字线必须保持在接 地的条件、背景的漏电流等等之类的问题会变得更严重。过度擦除的 存储单元上的门限电压必须降低，以顺应供应电压VCC将来会变小的 趋势，而过度擦除的存储单元上的门限电压降低的结果，是使更多的 存储单元在门限电压值的分布内，吸引背景的漏电流。
以一个极低的供应电压VCC的使用案例来看，有太多的存储单元 吸引背景的漏电流，以致于在过度擦除修正的过程当中，字线上背景 的漏电流的总和有可能超过相当于一个过度擦除的存储单元所需要的 数值，而这超过的现象即使在存储单元是处于未充足擦除的状况下， 也会发生。这些现象会使得在擦除修正和读取的过程当中，无法决定 存储单元的状态，也就会造成存储器不能正常的操作。这样的问题与 困难在以前的技术一直是无法解决的，而且严重阻碍降低EEPROM电 压这方面的发展。
除此之外，还有一个预期不到的效果，即在低供应电压VCC数值， 而供应电压VCC又直接连至字线上时，会有严重的问题发生，也就是 供应电压VCC不能增强所选择存储单元的信道，以致于在擦除的过程 当中，也会有修正的操作在进行。因为这个缘故，必须供应一个电荷 帮浦，以帮助提升字线上的电压，提升到一个比供应电压VCC还高出 许多的数值，因此存储单元的修正操作可以很稳当的进行。以供应电 压VCC等于3伏特的例子而言，字线上的电压应当提升到大约是4-5 伏特的电压值。
加到字线上的电压是经由信道晶体管而达成到，此举可以分别对 字线选择。背景的漏电流的负载会降低电荷泵，同时增加在信道晶体 管的电压降，因而造成施加于存储单元上的，是一个比较低的漏极电 压。如果因为多出的漏电流而造成的漏极电压变得太低的话，存储单 元的操作会变得不稳定，也会不可靠。
为了可以可靠地对存储器单元进行编程，该存储单元上从漏极到 源极上的电压必须大于4伏特，也就是说，VDS必须大于4伏特。因为 字线都有某种程度的电阻，任何在字线上的漏电流的增加，都会在这 些字线的电阻上，造成很大电压降，而且引起VDS的电压值降至所需 的电压以下。同样的效应也会发生在APDE的操作过程中。
因此之故，当前所需的是一种快擦写存储器元件和方法，这种种 快擦写存储器元件和方法可以在编程的过程当中，以及在快擦写存储 器元件的APDE过程当中，减少字线上的漏电流。

根据本发明，先前所叙述及其它的目的和优点是通过一种快擦写 存储器元件和方法达成，这种种快擦写存储器元件和方法可以在编程 的过程当中，以及在快擦写存储器元件的APDE过程当中，弱化字线 上的漏电流。在快擦写存储器元件内有快擦写存储器单元，这些存储 器单元是以n个I/O区段的方式排式着，每一区段有m个纵行，p个横 列。在每一个I/O区段中，有一个数据缓冲器连接到字线上。在共同的 源极阵列中的连接位置之间，连接着一阵列的电阻器，而在该阵列的 电阻器当中的被选择电阻器可以依照情况而进行切换的动作，即切换 至电路当中，这些情况可以像是有一个编程的操作正在进行，或是有 一个APDE的操作正在进行。
依据本发明的一特点，所谓的电阻器阵列是对每一个I/O区段，都 由一组的电阻器所组成。每一组的电阻器包含一个可编程的模式电阻 器，以及一个APDE的模式电阻器。每一个可编程的模式电阻器以及 每一个APDE的模式电阻器都伴随着一个切换器。
依据本发明的另一特点，根据分别地连接到I/O区段的字线上的存 储器单元是否有被编程或者经过APDE操作的处理，数据缓冲器可以 对可编程的模式电阻器或者APDE的模式电阻器进行切换。
上述的方法和元件因此可以在编程的过程当中，以及在快擦写存 储器元件的APDE过程当中，作为弱化字线上漏电流之用，而这些方 法和元件提供了一种更可靠的可编程和APDE的操作过程。
上述有关于本发明及其它的目的、特征及优点，将可以由以下详 细的说明，并配合附图，而获得更深入的了解。在以下的说明中，将 会有示例性的实例，以显示本发明的最佳况状的实施例，以使对本发 明所叙述的相关技术已娴熟的人士，更能很快了解本发明的内容。然 而应当认知的，是除了即将叙述的仅是本发明的最佳实施例，本发明 也可以根据不同的需求，在许多细部上做更正或修饰，而有不同的实 施例，然而这些实施例并未脱离本发明所揭示的精神下所保护的范围。 因此之故，以下所引用的附图和详细说明，仅是用来阐释本发明的本 质，并非用以限定本发明的范围。

本发明的新颖特征将提出于权利要求书中。然而，本发明的本身 和其较佳的使用模式，以及其更进一步的目的和优点等，将参考以下 实施例的详细说明，并配合附图，而获得最佳的了解。这些附图包括：
图1是现有技术中一个快擦写存储器元件的一区段的简化电路图， 这里的快擦写存储器元件有16个I/O区块，而每一个I/O区块的每一 列有64个存储器单元，有512列(字线)，以及一个共同阵列的源极连 接点，这些源极连接点的终点是和接地电压相连的；
图2是在图1当中，快擦写存储器元件部分的详细说明图；
图3是显示在图2中快擦写存储器元件部分的详细说明图，而如 为现有技术所常用的方法，这些快擦写存储器元件共同阵列的源极连 接点连接到一个固定的电阻上；和
图4是显示在图2中快擦写存储器元件部分的详细说明图，但这 里是应用本发明的技术，说明共同阵列的源极连接点连接到一个固定 的电阻阵列的快擦写存储器元件。

现参照本发明的特殊实施例，该实施例能将本发明发挥到最佳状 态的例子。
图1是一个快擦写存储器元件区段100的简化电路图，这里的快 擦写存储器元件有16个I/O区块，每一个I/O区块的每一列有64个存 储器单元，及有512列。应当注意的是，I/O区块的数目、在I/O区块 上每一列的存储器单元的数目、以在I/O区块上列的数目不是固定的， 即可以是任何可能的数目，而根据本发明，其它尺寸大小和存储器单 元的排列方式也是允许的，而不是只有一种大小尺寸和形式。
区段100有16个I/O区块，如I/O BLK0 102、I/O BLK1 104、I/O BLK2 106、I/O BLK8 108、I/O BLK9 110、以及I/O BLK15 112等I/O区 块。每一个I/O区块是64个存储器单元宽，而每一列中的每一个存储 器单元均有一个控制栅极，该控制栅极是连接到一个共同的字线上， 就如114所示。字线如WL0、WL1、WL2、和WL511所示。每一行中的 每一个存储器单元的漏极连接到一条位线上(没有在图中显示出来)，同 时应当认知的是每一个I/O区块应该有64行的存储器单元，也就是有 64条位线。在某一个I/O区块的一条特别的行(位线)可以由逻辑选择出 来，这些逻辑在图中标示如116、118、120、122、124以及126。如图 中所示的DB0 128、DB1 130、DB7 132、DB8 134、DB9 136、DB15 138， 是数据缓冲器。数据缓冲器可以用来驱动每一个I/O区块的逻辑。就如 在快擦写存储器技术中众所知道的，在区段的周围有区段译码器环绕 (没有在图中显示出来)，而一个区段译码器的部分区域140即在区段当 中。关于区段译码器的部分区域140的功能不是本发明所讨论的重点， 因此在本发明中不再对它们做进一步的阐述。每一个存储器单元的源 极都连接到一个共同阵列的源极连接点上，如图中联机142和共同阵 列的源极连接端点144所示。就如在快擦写存储器技术中众所知道的， 字线译码器可以让如114所示的每一条字线分别地选择出来，也就是 依据所加入特定电压值而分别地选择出来，而数据缓冲器和逻辑可以 让每一条位线分别地选择出来，也就是依据所加入特定电压值而分别 地选择出来。但是共同源极连接端点却阻碍了分别行的源极或分别列 的源极的选择性，也就是在区段中的所有源极总是有共同的电压施加 于其上。例如图中146所示，在编程过程以及APDE过程当中，共同 阵列的源极连接点是连到接地线上。
图2是在图1当中，快擦写存储器元件部分100的详细说明图， 这里的元件部分是指图1中I/O区块102和112的部份。I/O区块0 102 中一行存储器单元的部份在本图中以200表示出来，200包括存储器单 元202、204以及206。I/O区块15 115中一行存储器单元的部份在本 图中以208表示出来，208包括存储器单元210、212以及214。如图 所示，字线WL0连接到存储器单元210、212、214的控制栅极上，而 字线WL1连接到存储器单元204、212的控制栅极上，字线WL511连接 到存储器单元206、214的控制栅极上。我们应该可以认知的是在每一 个的I/O区块中，每一条字线连接到所有存储器单元的控制栅极上，这 些有字线连接到所有存储器单元控制栅极上的I/O区块如图所示，从 I/O Blk0到I/O Blk15。因为在每一个的I/O区块中的每一列有64个存储 器单元，而且有16个I/O区块，所以共有64×16＝1024个控制栅极连 接到每一条字线上。在纵行200上的位线216可以由数据缓冲器DB0 和逻辑单元线路218所选择。对每一个I/O区块而言，都有一个数据缓 冲器及其相关的逻辑线路，而数据缓冲器及其相关的逻辑线路可以从 其所在的I/O区块的64条位线(即一行行的存储器单元)中，分别选择 出其中的某一条位线。为方便计，只有I/O区块0和I/O区块15中的 一行的存储器单元在图中显示出来。可以了解的是，在I/O区块0的 某一个特定的存储器单元可以通过字线译码器、数据缓冲器和逻辑单 元线路218选择出来，选择出来的方法是字线译码器选择一条特定的 字线，而数据缓冲器和逻辑单元线路218选择一条特定的位线。可以 利用字线译码器、数据缓冲器和逻辑单元线路218选择出来某一个特 定的存储器单元的理由，是因为所有的源极都连接到一个共同的电压 上，选择一条特定的字线和一条特定的位线也就是在I/O区块0中选 择一个特定的存储器单元。举例而言，在图2中，一个经过编程或APDE 的电压加之于字线WL0上，而位线216被选择出来，因此存储器单元 202也被选择出来了。与此同时，因为字线WL0被选择出来，因此数 据缓冲器和逻辑单元线路222选择位线220，也就造成了在纵行208 上的存储器单元210被选择出来。又可以认知的，因为字线WL0被选 择出来，在I/O区块0到I/O区块15当中的任何一个区块的位线可以 通过像是编程方式的操作，而被选择出来。举例而言，在所有的存储 器单元都已被擦除之后，区段可以用一次一个字(16位)的方式进行编 程，编程的方式是选择需要被编程的存储器单元上的字线和位线。因 此之故，对一个字而言，最低可以有一个存储器单元被编程，或者一 个字当中最高可以有16个存储器单元同时被编程。因为正在编程的存 储器单元当中的每一个位线有电流流动，通过共同阵列的源极连接点 上的电流总和也会跟着在一个字当中所要被编程的存储器单元的数目 而定。如同前面所讨论的，在一个单独的位线上流动的电流，是通过 正在编程的存储器单元的电流和在该位线上存储器单元的漏电流的总 和，这里位线是有低门限电压的位线。漏电流会发生的原因是即使存 储器单元的字线是接地(即0伏特)，约有5伏特的电压加诸于漏极上， 此外会造成漏电流的原因是有些存储器单元的门限电压是属于低门限 电压值，而这些存储器单元就会引起小但是有限的漏电流。漏电流至 少会引起两个问题。第一，在要编程的存储器单元上的编程用电流和 所有的漏电流加起来，会变成一个大电流，而大电流就表示需要大的 电源供应。第二，因为在位线上存在有一个有限的电阻BBitline，如图中 在224的位置上，以虚线所表示的电阻符号，由于漏电流的缘故所增 加的位线电流会相对增加在电阻BBitline上的电压降ΔV＝BBitline×IBitline。 在电阻BBitline上增加电压降所造成的问题是，该电压降ΔV降低了漏极 电压VD，因此降低了漏极和源极之间的电压，VDS。漏极电压VD可能 会降至对存储器单元进行编程所需要的电压值以下，即可以安全地对 存储器单元进行编程所需要的电压值(一般是4伏特)。在一个使用3伏 特电压源的系统中，必须借助一个电荷泵，以帮助增加电源电压至所 需的电压程度，而此举使得电压降ΔV的问题变得更敏锐。
图3是显示在图2中快擦写存储器元件部分的详细说明图，而如 为现有技术所示，电阻器300连接于共同阵列的源极连接点146和接 地之间。电阻300的作用是防止位线漏电流发生在存储器单元上，也 就是不被编程或进行APDE(过度擦除修正)过程的存储器单元上。电阻 300会引起共同阵列的源极连接点146维持有接地(0伏特)以上的电压 值。电阻300电阻值的选定是让在共同阵列的源极连接点146的电压 够大，以致于可以借助主体效应(body effect)来提升所有存储器单元的 Vt电压值，至于提升的方法是在基底连接处和存储器单元源极之间施 加一个偏压电压，以致于容易产生漏电流的存储器单元的电流减小， 即所谓的弱化。这样的过程会避免大部份的位线漏电流产生。但是， 因为有一个单独固定的电阻在其中，因此作为防止位线漏电流发生的 电阻300，不是每次都能成功地防止位线漏电流的发生，它是依据在被 编程的字1单元内位的数目而定。例如，如果一个字只有一个位被编 程，那么只有一条位线会被选择到(假定有16条位线，即从16条位线 当中选择出来)，而流经电阻300的电流就只有那给编程该位用的编程 电流，再加上来自于其余511个存储器单元的漏电流，这些其余511 个存储器单元连接到该位线。这样的结果会造成在电阻300上的电压 降变得相对小，即和有大量16位的字被编程的情况比较起来，原来一 个字只有一个位被编程，其在电阻300上的电压降变得相对小。例如， 如果16位当中有14或15个位被编程，流经电阻300的电流就会是流 经一个存储器单元的编程电流的14或15倍，而还要加上在这14或15 条位线上任何来自于其余511个存储器单元的漏电流。可以认知的， 其在电阻300上的电压降所造成的差别会有15倍大，或者比15倍还 大，主要原因是对多个位编程和对单个位编程的编程电流不同之故。
图4是显示在图2和图3中快擦写存储器元件部分的详细说明图， 但这里是应用本发明的技术，说明共同阵列的源极连接点146和接地 之间有一个电阻阵列400，作为它们之间连接电阻。电阻阵列400有 16组电阻，第一组电阻是在点线402之内，而第二组电阻是在点线404 之内。每一个I/O区块有一组相关的电阻，所以如果快擦写存储器区段 有32个I/O区块，那么就会有32组电阻。每一组电阻由两个电阻所构 成，其中一个电阻是给编程模式之用，而另一个电阻是给APDE模式 之用。举例来说，电阻集402中，第一个电阻406是给编程模式之用， 而第二个电阻408是给APDE模式之用。同样地，在电阻集404中， 第一个电阻410是给编程模式之用，而第二个电阻412是给APDE模 式之用。每组电阻集中的每一个电阻都有一个配为开关。例如，电阻 集402的编程电阻406有一个开关414，而APDE电阻408有一个开 关416。同样地，电阻集404的编程电阻410有一个开关418，而APDE 电阻412有一个开关420。每一组电阻集的每一个开关由分别的数据缓 冲器和逻辑单元线路所控制。例如，在电阻集402中的开关，也就是 相关于I/O区块0的开关，其是由DB0和逻辑单元218所控制。同样 地，在电阻集404中的开关，也就是相关于I/O区块15的开关，是由 DB15和逻辑单元222所控制。
当一条位线由数据缓冲器和逻辑线路所选择出来时，上述的开关 会被分别所属的DB0和逻辑线路关闭起来，这里所谓一条位线被选择 出来有可能是编程模式或者是APDE模式。例如，如果DB0和逻辑218 在I/O区块0选择出一条位线，目的是在所选择的位线上对某一个存储 器单元进行编程，那么DB0和逻辑单元218会使得开关414成为关闭 的状态，这样的操作使得PGM0(the programming mode resistor for I/O block 0，即I/O区块0的编程模式电阻器)406处于共同阵列的源极连 接点146和接地之间。如果DB0和逻辑218在I/O区块0选择出一条 位线，目的是在所选择的位线上对某一个存储器单元进行APDE，那么 DB0和逻辑218会使得开关416成为关闭的状态，这样的操作使得 APDE0(the APDE mode resistor for I/O block 0，即I/O区块0的APDE 模式电阻器)408处于共同阵列的源极连接点146和接地之间电路。同 样地，如果DB15和逻辑单元222在I/O区块15选择出一条位线，目的 是在所选择的位线上对某一个存储器单元进行编程，那么DB15和逻辑 222会使得开关418成为关闭的状态，这样的操作使得PGM15(the programming mode resistor for I/O block 15，即I/O区块15的编程模式 电阻器)410处于共同阵列的源极连接点146和接地之间。如果DB15和 逻辑单元222在I/O区块15选择出一条位线，目的是在所选择的位线 上对某一个存储器单元进行APDE，那么DB15和逻辑222会使得开关 420成为关闭的状态，这样的操作使得APDE15(the APDE mode resistor for I/O block 15，即I/O区块15的APDE模式电阻器)412处于共同阵 列的源极连接点146和接地之间。应当可以认知的，如果在每一个I/O 区块中有存储器单元将要被编程，那么在编程当中，将有16个编程电 阻器在共同阵列的源极连接点146和接地之间连接。因此，根据将要 编程的存储器单元的数目多寡，在编程当中，就会有1到16个编程模 式电阻器在共同阵列的源极连接点146和接地之间连接着。同样地， 根据将要由APDE处理的存储器单元的数目多寡，在编程当中，就会 有1到16个APDE模式电阻器在共同阵列的源极连接点146和接地之 间连接。因此之故，在电阻器400上的电压降会自动向上提升或向下 调整，也就是根据被编程或者被APDE处理的存储器单元的数目多寡， 电阻器400上的电压降会自动调整。应当可以认知的，这些电阻器能 够提升共同阵列的源极电压到一个程度，即足够大的程度，以致于可 以借助主体效应(body effect)来提升所有存储器单元的Vt电压值，至于 提升的方法是在基底连接处和存储器单元源极之间施加一个偏压电 压，以致于容易产生漏电流的存储器单元的电流减小，即所谓的弱化。
编程模式电阻器和APDE模式电阻器的电阻值取决于特定的快快 擦写存储器储组态和门限电压分布状况二者的参数。设计工程师可以 从门限电压的分布状况，和在编程和APDE当中可能发生的潜在漏电 流，决定编程模式电阻器和APDE模式电阻器的电阻值。设计工程师 可以进一步决定共同阵列的源极电压能够提升的程度，因此能从过度 擦除的存储器单元弱化漏电流。这些参数和电阻值可以通过简单的数 字计算而得，而结果是和快擦写存储器的组态而定，不同的组态即有 不同的数值结果。
虽然在图4中的开关是以机械式的开关来表示，但应当可以认知 的，这些开关是制造在芯片上线路的电子式开关。这种开关在一般相 关技术中所为人所熟知，因此于本发明中不再列述。
归纳如下，本发明克服了在现有技术中所受到的限制，而且满足 了现有技术的需求，即在一个快擦写存储器元件进行编程或APDE时， 可以适当地、以及更可靠地弱化位线漏电流。前述的方法和元件可以 作为编程或APDE时弱化位线漏电流之用，也提供一个更可靠的编程 和APDE操作模式。
本发明实施例的上述叙述主要是为了阐释和说明的目的，并非有 意使用大量的篇幅或者限制本发明只有已表明的确实形式。借助于以 上的说明，许多在细部上做明显的更正或修饰是可能的。所选用的实 施例及其说明是为了提供本发明原理的最佳诠释表达方式，而其中的 应用实例，是为了让本领域技术人员，也能应用本发明而完成他们具 有特殊需求的不同实施例。所有的更正或修饰都未脱离本发明所揭示 的精神下所保护的范围。