半导体存储器件分为易失性存储器件或非易失性存储器件。诸如动态 随机存取存储器(DRAM)的易失性存储器件用于施加电能时在诸如计算 机的电子装置中存储和处理数据。近来，移动电话和数字照相机市场已经 急剧扩张，这产生了对高速非易失性存储处理器件的巨大需求。非易失性 存储器件是当关闭电源时仍保持其数据的存储器件。
非易失性存储器件分为三种：利用晶体管的阈值电压转变的非易失性 存储器件；利用电荷转移(charge displacement)的非易失性存储器件；以 及利用电阻变化的非易失性存储器件。利用阈值电压转变的非易失性存储 器件包括利用浮动栅极作为存储节点的闪存器件和利用电荷陷阱(charge trap)作为存储节点的SONOS存储器件。利用电荷转移的非易失性存储器 件可以是利用纳米晶或聚合物(polymer)的铁电存储器(FRAM)。另外， 利用电阻变化的非易失性存储器包括磁随机存取存储器(MRAM)、相变随 机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、以及聚合物存储 器。
在非易失性存储器中，存储容量受处理能力的限制。因此，利用多位 环境的非易失性存储器件的必要性近来增加了。

本发明提供一种以多位(multi-bit)操作的混合型(hybrid)非易失性 存储器件。
本发明提供以多位操作混合型非易失性存储器件的一种方法。
根据本发明的第一方面，提供一种混合多位型非易失性存储器件，包 括：形成在第一导电类型的半导体衬底上的沟道(channel)；形成在该沟道 两端附近的第二导电类型的源极和漏极；形成在该沟道上的第一绝缘层； 形成在该第一绝缘层上用于存储电荷的存储节点；在该存储节点上的第二 绝缘层；形成在该第二绝缘层上的控制栅极；形成在该控制栅极上的第三 绝缘层；覆盖该第三绝缘层的用于可变电阻的电阻节点；以及连接到该电 阻节点和该源极，连接到该电阻节点和该漏极的开关。
该电阻节点可以是其电阻根据电压而变化的电阻状态变化存储材料， 且由选自含有Nb2O5、Cr掺杂的SrTiO3、ZrOx、GST(GeSbxTey)、NiO、 TiO2或HfO的组的一种材料形成。另外，该开关可以由过渡金属氧化物形 成，当高于阈值电压的电压施加到该过渡金属氧化物时，其变得导电。此 外，该过渡金属氧化物可以是V2O5或者TiO。
根据本发明的第二方面，提供一种混合多位型非易失性存储器件，包 括连接作为NAND单元阵列的根据本发明第一方面的存储器件，其中每个 单元的电阻节点彼此连接且每个单元的源极连接到相邻单元的漏极。
根据本发明的第三方面，提供一种具有鳍状FET结构(Fin-FET structure)的混合多位型非易失性存储器件，包括：以一方向垂直形成在第 一绝缘层上的沟道；覆盖该沟道的侧表面和上表面的用于存储电荷的第一 存储节点；连接到该沟道的两端的源极和漏极；连接到该源极和该漏极用 于可变电阻的第二存储节点。
根据本发明的第四方面，提供一种具有CMOS鳍状FET结构的混合多 位型非易失性存储器件，包括：掺杂以第一导电类型杂质的第一沟道和掺 杂以第二导电类型杂质的第二沟道，其在一方向上垂直堆叠在第一绝缘层 上且被第二绝缘层分隔开；覆盖所述沟道的侧表面和上表面的用于存储电 荷的第一存储节点；覆盖该第一存储节点的第三绝缘层；覆盖该第三绝缘 层的控制栅极；在一个方向上连接到该沟道的两端的源极和漏极；以及连 接到该源极和该漏极的用于可变电阻的第二存储节点。
根据本发明的第五方面，提供一种混合多位型非易失性存储器件，包 括：包括用于基于第一方法存储数据的第一存储节点的第一存储单位 (memory unit)；以及包括用于基于与该第一方法不同的方法存储数据的第 二存储节点的第二存储单位，其中该第一存储单位和该第二存储单位共享 源极和漏极。
根据本发明的第六方面，提供一种混合多位型非易失性存储器件，包 括作为NAND单元阵列的多个本发明第五方面的存储器件。
根据本发明的第七方面，提供一种操作根据本发明第一方面的混合多 位型非易失性存储器件的方法，包括：通过控制施加在该沟道和该控制栅 极之间的电压并开启该沟道，利用该存储节点作为第一存储媒质；以及通 过控制施加在该源极和该漏极之间的电压并开启该开关，利用该电阻节点 作为第二存储媒质。
根据本发明的第八方面，提供一种操作根据本发明第二方面的存储器 件的方法，包括：在所述NAND单元阵列中选择将要操作的单元；应用导 通电压(pass voltage)到未选定单元的控制栅极以开启该沟道；通过应用操 作电压到该选定单元的控制栅极来使用该选定单元的存储节点作为第一存 储媒质；以及通过应用不同的操作电压到该选定单元的源极和漏极来使用 该选定单元的电阻节点作为第二存储媒质。
附图说明
通过参照附图详细描述本发明的示例性实施例，本发明的上述和其它 特征和优点将变得更加明显，附图中：
图1是根据本发明第一实施例的混合型非易失性存储器件的剖视图；
图2和3是图1所示的混合型非易失性存储器件的剖视图，用于说明 操作该混合型非易失性存储器件的方法；
图4是根据本发明第二实施例的NAND单元阵列的剖视图；
图5是根据本发明第三实施例的具有鳍状FET结构的混合型非易失性 存储器件的透视图；
图6是根据本发明第四实施例的具有CMOS鳍状FET单元的混合型非 易失性存储器件的透视图；以及
图7是根据本发明一实施例的混合型非易失性存储器件的NAND单元 的电路图。

现在将参照附图更全面地描述本发明，附图中示出本发明地示例性实 施例。然而，本发明可以以许多不同的形式实现，不应被解释为局限于这 里阐述的实施例；而是，提供这些实施例使得本公开将会彻底和完整，且 将向本领域技术人员充分地传达本发明地概念。附图中，为了清楚起见， 夸大了区域和层的厚度。
图1是根据本发明第一实施例的混合型非易失性存储器件100的剖视 图。
参照图1，混合型非易失性存储器件100是提供两个并联电路的存储媒 质，其选择性使用存储节点130和电阻节点150。
使用存储节点130作为诸如闪存器件或SONOS存储器件的阈值电压转 变存储器件的存储媒质。存储节点130浮置于半导体衬底105的沟道120 和控制栅极140之间。即，第一绝缘层125形成在沟道120和存储节点130 之间，且第二绝缘层135形成在存储节点130和控制栅极140之间。
存储节点130由多晶硅、硅氮化物层、硅点(silicon dot)或金属点(metal dot)形成。电荷通过其容易隧穿的硅氧化物层可用于形成第一绝缘层125。 第二绝缘层135可以由硅氧化物形成。另外，控制栅极140由包含多晶硅 的多晶硅复合层例如多晶硅上金属或者多晶硅上金属硅化物形成。
源极110和漏极115位于沟道120的各自端部。如果半导体衬底105 是p型衬底，源极110和漏极115可以被掺杂为n型衬底。
如上所述，漏极115、沟道120和源极110形成一个电路。控制栅极 140控制沟道120开启或关闭。如果高于阈值电压的电压施加到控制栅极 140，沟道被开启；如果低于阈值电压的电压施加到控制栅极140，沟道被 关闭。即，源极110、漏极115、沟道120和控制栅极140与存储节点130 形成存储2位以上的一个存储器件。
同时，电阻节点150覆盖控制栅极140上的第三绝缘层145。第三绝缘 层145可以由硅氧化物制成。另外，电阻节点150通过开关155连接到源 极110和漏极115。
开关155可以由过渡金属氧化物(TMO)形成，当高于阈值电压的电 压施加到开关155时，该过渡金属氧化物变得导电。该TMO可以是V2O5 或者TiO。开关155通过第四绝缘层160与存储节点130和控制栅极140绝 缘。
如果该开关由VOx形成且低于阈值电压1.5V的电压施加到开关155， 则开关155具有低电导率。因此，所加电压的大部分提供在开关155的两 端。如果比阈值电压大的电压施加到开关155，则开关155立刻变成导体且 经过开关155的电流增大。因此，开关155充当二极管。
电阻节点150的电阻根据所加电压而变化。电阻节点150可以由Nb2O5、 Cr掺杂的SrTiO3、ZrOx、GST(GeSbxTey)、NiO、TiO2或者HfO形成。
当高于写电压的电压施加到包括例如NiO的电阻节点150时，电阻节 点的电阻下降，如果重置电压施加到电阻节点150，则电阻增大。如果电阻 通过施加写电压而下降一次，则维持较低电阻直到施加重置电压。就是说， 电阻变化在所施加的电压去除后被保持。因此，电阻节点150可以用作该 非易失性存储器件的存储媒质。
因为所加电压根据电阻分布在开关155和电阻节点150之间，经过开 关155和电阻节点150的电流根据电阻节点150的电阻而形成波形(wave)。 基于此，可以适当地选择写电压和擦除电压。
漏极115、开关155、电阻节点150和源极110形成另一电路。电流到 电阻节点150的流动可以通过开启或关闭开关155来控制。即，漏极115、 开关155和源极110与电阻节点150形成存储2位以上的另一存储器件。
如上所述，有两个并联电路连接漏极115到源极110。该两个并联电路 之一通过控制沟道120开启或关闭来选择。即，混合多位型非易失性存储 器件100可采用利用存储节点130的电路存储2位以上以及采用利用电阻 节点150的电路存储2位以上。
图2和3是非易失性存储器件100的剖视图，用于说明操作混合型非 易失性存储器件100的方法。
参见图2，沟道120通过施加0V在控制栅极140和沟道120之间而被 关闭。通过施加比开关155的阈值电压高的电压在源极110和漏极115之间， 电流沿电流路径a从漏极115经电阻节点150流到源极110。因为沟道120 被关闭，所以电流不会沿电流路径b从漏极115经沟道120流到源极110。 因此，电阻节点150可以被用作存储媒质。
电阻节点150的写操作可以通过施加写电压在源极110和漏极115之 间来进行。因此，开关155被开启且写电压施加到电阻节点150从而产生 电阻节点150的低电阻。
电阻节点150的读操作可以通过施加读电压在源极110和漏极150之 间来进行。读电压高于开关155的阈值电压。因此，开关155被开启且经 过电阻节点150的电流可被测量。例如，如果测量的电阻是低的，则确定 电阻节点150在写状态，如果测量的电阻是高的，则确定电阻节点在擦除 状态。
擦除操作可以通过施加擦除电压在源极110和漏极115之间来进行。 擦除电压高于该开关155的阈值电压且小于该写电压。因此，开关155被 开启且电阻节点150的电阻变高。
参见图3，沟道120通过施加比沟道120的阈值电压高的电压在控制栅 极140和沟道120之间而被开启。开关155通过施加比开关155的阈值电 压低的电压在源极110和漏极115之间而未被开启。因此，没有电流流经电 阻节点150。于是，存储节点130可被用作存储媒质。
存储节点130的写操作可以通过施加不同的写电压在沟道120和控制 栅极140之间来进行。因此，电荷通过从沟道120隧穿经过第一绝缘层125 或者注入热载流子而被存储在存储节点130中。当电荷被聚积在存储节点 130中时，由p型材料构成的沟道120的阈值电压增大。
存储节点130的读操作可以通过读沟道120的阈值电压变化来进行。 在所述写电压和该增大的阈值电压之间的读电压被施加到沟道120和控制 栅极140。如果电荷被存储在存储节点130中，则沟道120不被开启，如果 电荷没有被存储在存储节点130中，则沟道120被开启。
存储节点130的擦除操作可以通过施加擦除电压在沟道120和控制栅 极140之间来进行。例如，存储节点130的电荷可以通过施加负电压到控 制栅极140来被擦除。
混合型非易失性存储器件100可以通过利用阈值电压变化的2位存储 器件与利用电阻节点150的电阻变化的另一2位存储器件的混合结合来进 行多位操作，所述阈值电压根据存储在存储节点130中的电荷而变化。因 此，增加受常规集成技术限制的存储容量的困难可通过利用本实施例的混 合型非易失性存储器件100来克服。
图4是根据本发明第二实施例的NAND单元阵列300的剖视图。
参见图4，NAND单元阵列300包括以单轴形式布置和连接在半导体 衬底上的多个单位单元100a、100b、100c、100d、100e、100f、100g、100h。 单位单元100a、100b、100c、100d、100e、100f、100g、100h中的每个具 有与图1所示的混合型非易失性存储器件100相同的结构。因此，单位单 元100a、100b、100c、100d、100e、100f、100g、100h中的每个的详细说 明被省略。图4中，有八个单位单元形成在半导体衬底上。然而，对本领 于技术人员来说很明显的是，单位单元的数量可以根据NAND单元阵列300 的结构而不同。
单位单元100a、100b、100c、100d、100e、100f、100g、100h的电阻 节点彼此连接。另外，每个单位单元例如100c的源极连接到相邻单位单元 例如100b的漏极。因此，如果全部单位单元100a、100b、100c、100d、100e、 100f、100g、100h的沟道被开启，则从最右边的单位单元100h的漏极到最 左边的单位单元100a的源极形成导电路径。
当对预定单位单元例如第五单位单元100e的存储节点进行写操作或者 读操作时，施加比阈值电压高的导通电压(pass voltage)从而开启其它单位单 元100a、100b、100c、100d、100f、100g、以及100h的沟道。开启其它单 位单元100a-100d、100f-100h的沟道之后，写电压或者读电压施加到第 五单位单元100e的控制栅极。从而，对第五单位单元100e的存储节点进行 写操作或者读操作。
当对预定单位单元例如第五单位单元100e的电阻节点进行写操作或者 读操作时，高于阈值电压的导通电压施加到控制栅极从而开启其它单位单 元100a、100b、100c、100d、100f、100g和100h的沟道。另外，0V施加 到第五单位单元100e的控制栅极从而关闭第五单位单元100e的沟道。施加 电压从而开启第五单位单元100e的源极和漏极之间的开关且操作第五单位 单元100e的电阻节点。从而，对第五单位单元100e的电阻节点进行写操作 或者读操作。
NAND单元阵列300的擦除操作可以类似于常规闪存器件的擦除操作。 具体地，对NAND单元阵列的电阻节点的擦除操作可以通过施加整体擦除 电压在NAND单元阵列300的两端c和d来同时进行。所施加的擦除电压 通过计算跨过全部单位单元的电压降来确定。
因此，常规集成技术的限制可被克服且存储容量可通过使用NAND单 元阵列300而扩大，所述NAND单元阵列300包括多个本发明的混合型非 易失性存储器件。
图5是根据本发明第三实施例的具有鳍状FET结构的混合型非易失性 存储器件500的透视图。
参见图5，沟道(未示出)垂直地形成在半导体衬底502上第一绝缘层 505上。即，沟道形成在控制栅极540内。控制栅极540覆盖沟道的侧表面 和上表面。用于存储电荷的第一存储节点530形成在沟道和控制栅极之间。 第一存储节点530通过第二绝缘层525与沟道绝缘且通过第三绝缘层535 与控制栅极540绝缘。沟道连接到源极510和漏极515。源极510和漏极 515通过开关555连接到具有可变电阻的第二存储节点550。
第一存储节点530可以由多晶硅、硅氮化物、硅点或者金属点形成。 第二存储节点550的电阻根据对其施加的电压而变化。第二存储节点550 可以由Nb2O5、Cr掺杂的SrTiO3、ZrOx、GST(GeSbxTey)、NiO、TiO2或者 HfO形成。
混合型非易失性存储器件500的鳍状FET结构与图1所示的混合型非 易失性存储器件100相同，除了该鳍状FET结构。从而，本领域技术人员 能够正确地理解操作混合型非易失性存储器件500的该鳍状FET结构的方 法。因此，省略混合型非易失性存储器件500的操作方法的详细说明。
图6是根据本发明第四实施例的混合型非易失性存储器件的CMOS鳍 状FET单元600的透视图。
参见图6，CMOS鳍状FET单元600与混合型非易失性存储器件500 的鳍状FET单元结构相同，除了CMOS结构。沟道(未示出)分为掺杂以 n型杂质的第一沟道和掺杂以p型杂质的第二沟道，从而形成CMOS结构。 因此，连接到第一沟道的第二源极610b和第二漏极(未示出)可以被掺杂 以p型杂质，连接到第二沟道的第一源极610a和第一漏极615a可以被掺杂 以n型杂质。
第一和第二沟道形成在半导体层602上第一绝缘层605上，且第一存 储节点630用于在沟道和控制栅极640之间存储电荷。存储节点630通过 第二绝缘层625与沟道绝缘且通过第三绝缘层635与控制栅极640绝缘。 连接到第二沟道的第一源极610a和第一漏极615a通过各开关655连接到具 有可变电阻的第二存储节点650。另外，连接到第一沟道的第二源极610b 和第二漏极可以通过额外的金属接触连接到开关655。即，优选开关655中 的一个并联连接源极610a和610b且另一开关连接第一漏极615a和第二漏 极。
CMOS鳍状FET单元600与图1所示的混合型非易失性存储器件100 相同，除了鳍状FET结构。从而，本领域技术人员可以正确理解操作CMOS 鳍状FET单元600的方法。因此，省略CMOS鳍状FET单元600的操作方 法的详细说明。
图7是根据本发明一实施例的混合型非易失性存储器件的NAND单元 的电路图。参照图7，该混合型非易失性存储器件不限于两个元件的结合， 例如闪存和电阻存储器。
混合型非易失性存储器件的单位单元包括第一存储单位A和第二存储 单位B。第一存储单位A包括用于存储电荷的第一存储节点。因此，第一 存储单位A利用阈值电压的变化存储数据，所述阈值电压根据第一存储节 点是否存储电荷而变化。第一存储节点可以由多晶硅或硅氮化物形成。即， 与闪存器件或者SONOS存储器件类似地操作第一存储单位A。
第二存储单位B包括用于利用与第一存储节点不同的方法存储数据的 第二存储节点。第二存储单位B可以利用第二存储节点的电阻变化存储数 据。例如，第二存储节点可以由电介质层、铁电层、铁磁层、相变层、过 渡金属氧化物或者聚合物形成。
通过参考对图4所示的存储器件300的NAND单元阵列结构操作的方 法，本领域技术人员可以正确地理解操作NAND单元阵列的方法。
虽然参考本发明的示例性实施例特别显示和描述了本发明，但是本领 域技术人员将理解，在不偏离后附权利要求所定义的本发明的精神和范围 的情况下，可以进行形式和细节上的各种变化。