近年，伴随着半导体器件的高密度化，对于基于布线电容的布线长 度的电路延迟比率在上升，同时，由于工艺的制造条件等的不一致性， 规定布线的参数的变动增大。结果，半导体器件间的电路延迟的不一致 增大的问题变得显著，布线电容的不一致的监视变得重要。
可是在以往的基于LCR计的布线电容的测量中，为了维持测量精 度，大面积的TEG图形是必要的，所以很难监视制品芯片中的布线电容 的不一致。
因此，Chen，James C.等开发的文献Proc.Of IEDM 1996 pp.69-72 中记载的CBCM法(Charge Based Capacitance Measurement Method)用 电流换算抽出布线电容，所以能进行微小布线的电容测量，据此，实现 了TEG图形的小面积化。而且，通过CBCM法，使用CBCM法的测量 电路图形容易向划线区搭载，所以能监视每一制品芯片中的布线电容的 不一致。
使用该CBCM法，可以期待以往不能测量的以下的极微小电容的测 量，即：
(A)一个接点的电容、布线间的一个交叉部(Cross)的电容、标 准单元的输入输出电容；
(B)DRAM的一个单元的电容
(C)与DRAM/SRAM一条位线相连的位线电容。
而且，通过(A)的测量，能期待LPE(Layout Parameter Extraction) 的高精度验证，通过(B)的测量，能期待基于单元电容的统计分布数 据的取得的单元构造、读出电路构造的最优化，通过(C)的测量，能 期待基于位线电容匹配数据的取得的读出电路构造的最优化。
而从晶体管的Id-Vg特性，通过S&R法(Shift and Ratio法，参照 文献1(IEEE Electron Device Lett，vol.13，p267，1992))等方法，进行 了以往的MIS晶体管的栅极长度的评价。
在S&R法中，以沟道电阻与沟道长度成比例为前提，但是在0.1μ m以下的工艺世代中，栅氧化膜的薄膜化引起的栅泄漏、袖珍器件中的 衬底高浓度化引起的移动度劣化的现象增大，并且这些现象具有栅极长 度依存性，所以上述的假定很难成立，S&R法的应用变得困难。
另外，在文献2(IEEE Electron Device Lett，vol.5，p491，1984)中 记载了从栅电容的测量评价栅极长度的方法，但是与布线电容的情形同 样，在基于以往的LCR计的电容测量中，从测量精度的观点出发，大面 积TEG图形是必要的，所以存在制品芯片的展开很难的问题。
如上所述，CBCM图形为了能测量微小电容，并且谋求TEG图形的 小型化，期待着作为栅极长度不一致的监视的应用。
图21是概略表示以往基于CBCM法的用于测量半导体装置的布线电 容的测量装置的电路结构的电路方框图。如图21所示，基于CBCM法的 测量装置具有PMIS晶体管MP1、MP2和NMIS晶体管MN1、MN2。而且，PMIS 晶体管MP1和PMIS晶体管MP2具有栅极长度、栅极宽度彼此相等的掩模 尺寸，NMIS晶体管MN1和NMIS晶体管MN2具有栅极长度、栅极宽度彼 此相等的掩模尺寸。
另外，设置了：用于向PMIS晶体管MP1、MP2的有源区域供给体电 压的端子盘(pad)NW；用于向PMIS晶体管MP1的源极供给电源电压Vdd 的端子盘Ref；用于向PMIS晶体管MP1、MP2的各栅极供给控制电压的 端子盘Gp；用于向PMIS晶体管MP2的源极供给电源电压Vdd的端子盘 Tst；用于向NMIS晶体管MN1、MN2的各源极和有源区域供给接地电压Vss 的端子盘Gnd。
而且，在CBCM测量装置中存在：与PMIS晶体管MP1和NMIS晶体管 MN1的各漏极相连的节点N1、存在于与端子盘Gnd之间的参照电容Cref、 与PMIS晶体管MP2和NMIS晶体管MN2的各漏极相连的节点N2、存在于 与端子盘Gnd之间的测试电容Ctst。参照电容Cref与各晶体管的漏极 接点、接点上的布线等的电容即虚设电容Cm相等。可是，在虚设电容Cm 中不包含晶体管的漏极结电容Cj、栅漏间电容Cgd。测试电容Ctst与虚 设电容Cm和目标电容Ct的和(＝Cm+Ct)相等。
这里，该测量装置的目的是测量目标电容Ct，目标电容Ct例如是 要测量的布线的电容、栅一衬底间的电容、插头电容。
图22是表示从端子盘Gp、Gn提供给图21所示的测量装置的各晶体 管的栅控制用信号和节点N1、N2的电位的时间变化的时序图。
这里，端子盘Ref、Tst、NW的电位固定为电源电位Vdd，端子盘Gnd 的电位固定为接地电位Vss。如图22所示，从端子盘Gp、Gn提供给各 晶体管MP1、MP2、MN1、MN2的各栅极的栅控制用信号变化，使在任意时 间，都只有PMIS晶体管MP1和NMIS晶体管MN1的任意一方导通，只有 PMIS晶体管MP2和NMIS晶体管MN2的任意一方导通。即在相同的时刻， 不会发生从PMIS晶体管MP1流向NMIS晶体管MN1的贯通电流或从PMIS 晶体管MP2流向NMIS晶体管MN2的贯通电流。
如图22所示，在时刻t1～t2之间，PMIS晶体管MP1、MP2都导通， 贯通电流I1、I2流过，电容Cref和Ctst被充电。这时，因为NMIS晶 体管MN1、MN2都截止，所以分别与电容Cref、Ctst相连的节点N1、N2 的电位都到达电源电压Vdd。
而在时刻t2～t3之间，各晶体管MP1、MP2、MN1、MN2都变为 截止。这时，理想上看作充电到电容Cref、Ctst中的电荷被保存，所以 节点N1、N2的电位保持电源电压Vdd。
在时刻t3～t4之间，因为只有NMIS晶体管MN1、MN2导通，所 以充电到电容Cref、Ctst中的电荷放电，所以节点N1、N2的电位达到 接地电位Vss。而在时间t4～t5之间，所有的晶体管变为截止。理想上， 电容Cref、Ctst是保持放电结束了时的电位Vss。以上的动作在1周期 中进行，然后重复该动作。在测量装置中测量的是电流I1、I2的时间平 均值。
这里，如果从端子盘Gp、Gn供给的栅控制用信号的频率为f(＝1/T， T是时刻t1～t5的时间)，则以下表达式(1)成立：
I2-I1＝(Ctst·Vdd/T)-(Cref-Vdd/T)
     ＝(Cm+Ct+Ctr-Cm-Ctr)·Vdd/T
     ＝Ct·Vdd·f  ……(1)
可是，Ctr是与晶体管的漏极端子相连的电容，该电容Ctr是漏极 结电容Cj和栅漏间交叠电容Cgd的和。
根据所述表达式(1)，由以下表达式(2)提供了目标电容值Ct：
Ct＝(I2-I1)/(Vdd·f)……(2)
如图1所示，CBCM法的优点在于取消虚设电容和晶体管的寄生电 容，能取得所需的目标电容Ct。可是，也具有产生以下误差的要因。
-CBCM法的误差要因-
CBCM法的误差要因是文献2(Proc.of IEDM 1996 pp.69-72)中 描述的1)测量装置的精度差引起的误差、2)成对的晶体管的不匹配， 这些误差由以下的原因产生。
1)在测量装置的精度中，具体而言有连接了端子盘Ref、Tst的电 压源和电流计的精度、连接了端子盘Gp、Gn的脉冲发生器的频率精度。
2)成对的晶体管的不匹配具体而言是指即使PMIS晶体管MP1、MP2 和NMIS晶体管MN1、MN2分别在掩模上是相同尺寸的晶体管，由于 工艺条件的不一致，引起结电容、栅漏间的交叠电容等彼此不同。
另外，如所述表达式(1)所示，成对的晶体管的寄生电容的不匹配 成为决定测量精度的一个原因。须指出的是，在所述文献2中，2)的误 差要因被预测为30aF以下。
另外，作为工艺的误差要因，除了所述2)的误差要因，还存在3) 截止时的晶体管的泄漏成分。
3)截止时的晶体管的泄漏成分具体而言是图22所示的所有晶体管 变为截止的时刻t4～t5之间的NMIS晶体管MN的截止漏电流、PMIS 晶体管的截止漏电流、栅-衬底间的沟道电流和结漏电流。如果这些泄 漏成分大，则节点N1、N2从放电结束的理想电位Vss变为电位上浮的 状态，以比Vdd-Vss还小的电位差充电，评价电容值减小。
可是，如果要在以下的4个项目即：
(1)极微小的电容测量；
(2)布线电容不一致的监视；
(3)标准单元的输入输出电容、DRAM/SRAM位线电容的测量；
(4)栅极长度不一致的监视； 的测量中应用CBCM法，就会产生以下的问题。
(1)关于极微小的电容测量的问题
在图22所示时刻t4～t5之间(期间A)，所有晶体管变为截止，理 想上，节点N1、N2的电位应该保持为接地电位Vss，但是正确地变动。
图23是图22的时序图更详细的时序图。如图23所示，在时刻t41～ t4之间，所有晶体管变为截止，控制NMIS晶体管MN1、MN2的导通、 截止的端子盘Gn的电位下降，所以由于下过冲，节点N1、N2的电位 变为从接地电位Vss下降了δVss电位的状态。结果，节点N1、N2以 比Vdd-Vss还大的电位差充电，评价电容值变得比实际值还大。另外， 在时刻t21～t2之间，所有晶体管变为截止，并且控制PMIS晶体管MP1、 MP2的导通和截止的端子盘Gp的电位上升，所以由于上过冲，节点N1、 N2的电位变为从Vdd只上升了δVdd的状态。结果，节点N1、N2以比 Vdd-Vss还大的电位差充电，评价电容值变得比实际值还大。
另外，在时刻t21～t2之间，控制PMIS晶体管MP1、MP2的导通 和截止的端子盘Gp的电位上升，所以通过栅漏间交叠电容，电流流向 PMIS晶体管MP1、MP2，据此，评价电容值的精度也恶化。
图24(a)～(d)分别是放大图23所示的时序图的一部分，比较上 过冲引起的电压变化的图。图24(a)、(b)表示图23所示的时刻t40～t5 的节点N1(虚线)、N2(实线)的电压，图24(c)、(d)表示图23所示的 时刻t20～t3的节点N1(虚线)、N2(实线)的电压。
如图24(a)、(b)所示，虚设电容Cm的值越小，则来自接地电位 的电压下降量δVss增大。这是因为下过冲起因于镜象电容即栅漏间交 叠电容，所以电压的下降量δVss与Cgd/(Cm+Ct+Cj+Cgd)成比例。
另外，如图24(c)、(d)所示，虚设电容Cm的值越小，δVdd的 值就越增大。这是因为上过冲引起的电压上升量δVdd的大小与Cgd/(Cm +Ct+Cj+Cgd)成比例。
这时，因为流过PMIS晶体管的电流的绝对值的大小与δVdd成比 例，所以参照晶体管的电流值I1的绝对值比目标晶体管的电流值I2的 绝对值大。
另外，因为电流符号与充电时相反，所以与充电时同样，因为I2＞I1 的关系成立，所以意味着评价电容值在外观上增大。
如果综合问题(1)，则栅漏间交叠电容引起的节点N1、N2的电位 上过冲导致的电压上升、下过冲导致的电位下降的程度越大，评价电容 值在外观上就越增大。
(2)关于布线电容的监视的问题
图25(a)、(b)是表示应该评价的布线图形的种类的俯视图。图26 (a)、(b)是用于说明位于同一布线层内的布线间的布线电容的成分种 类的图。图27用于说明不仅是同一布线层内，也考虑了其他布线层的布 线、与衬底间的电容时的布线电容的成分种类的图。
如图25(a)、(b)所示，应该评价的布线图形大致分为图25(a) 所示的1条线和图25(b)所示的周期L/S图形(线和间隔)等两种。
如图26(a)所示，在1条线中，因为评价对象的布线以外的所有 布线接地，所以评价对象的布线电容是在与相邻布线间的电容C12上加 上与此外的布线间的电容C13、C14、C15、…。另外，如图25(b)所示， 在周期L/S图形中，2个梳形图形相对。当具有周期L/S图形时，每隔1 条被提供电位，在图26(b)所示的边界两端，变为电位分布对称，所 以存在电容仿真的分析容易的优点。
当测量实际的半导体集成电路装置的布线电容时，在总线和位线中， 任意隔与图25(b)所示的构造接近，但是一般，图25(a)所示的图形 占大部分。另外，图25(a)、(b)所示的任意图形的目的在于：抽出只 考虑了2维截面积的单位长度的电容。
可是，如果要使用CBCM法，测量图25(a)、(b)所示的电容，则 在CBCM图形中，向划线的搭载变为前提，所以图形被小面积化。结果， 如果只考虑布线的理想2维截面积，则来自完成形状的不一致增大，该 不一致成为布线电容的测量值误差的要因。
例如，图25(a)所示区域的电容Cfy1、Cfy2、图25(b)所示区 域的电容Cfx、Cfy、Cfxy1、Cfxy2的三维形状引起的边缘电容成分成为 误差的要因。
如图27所示，作为布线电容的成分，除了同一布线层内的布线间电 容C1，还存在与其它布线层间的电容Cv，但是在以往的布线图形中，这 些布线电容的成分分离不是容易的。
(3)关于标准单元的输入输出电容等的测量的问题
标准单元的输入输出电容、DRAM/SRAM的位线电容都是除了布线间 电容，具有带栅电容和结电容的电压依存性的电容成分。因此，能否以 高精度评价这些电容与能否评价C-V特性(电容的电压依存性)相关。
图28是表示通过HSPICE仿真和CBCM法求出的栅电容Cgg的栅电压 Vgb依存性的图。一般，在晶体管中，在源极、漏极和衬底都短路的状 态下，外加在栅极和衬底之间的电压Vgb变化。在同一图中，◇(BSIM3) 是HSPICE仿真中包含的标准模型的数据。而基于CBCM法的测量是在后 面描述的图10(a)所示的基于CBCM法的测量装置图形中输入来自图22 所示的节点Gp、Gn的栅控制用信号，通过对流过节点N1、N2的电流I1、 I2积分，从表达式(2)计算电容值。
基于CBCM法的电路仿真使用BSIM3的模型进行，所以在理想上，基 于BSIM3的仿真和基于CBCM法的电路仿真的结果应该一致，但是如图28 所示，两者有很大不同。另外，在基于CBCM法的测量中，有必要外加晶 体管的阈值电压以上的电源电压Vdd，所以在栅电压Vgb低的区域(图28 中的O.5V以下)，完全无法取得数据。在栅电压Vgb高的区域(图28中 的0.7V以上)，使用CBCM法而估计的电容值比理想的BSIM3的电容值小。
(4)关于栅极长度不一致的监视的问题
在设计规则为O.1μm以下世代的工艺中，栅氧化膜的薄膜化引起的 栅泄漏增大，在以往的基于LCR法的测量中，栅泄漏的电导变为与电容 成分Ωc(＝2πfC)同等的尺寸，所以存在电容测量误差增大的问题。
在CBCM法中，如果增大测量频率f，则栅泄漏在测量电流中所占比 率相对减少，当从外部外加图22所示的栅控制用信号时，在该测量频率 f中存在上限。另外，测量装置自身能通过数10MHz～100MHz的频率 工作，但是测量系统(特别是同轴信号线)中的共振频率是数MHz左右， 所以如果考虑容限，则测量频率中，1MHz变为界限，很难从电容的测 量值除去栅泄漏的影响。

本发明的目的在于：提供能抑制上述的问题(1)、(2)、(3)、(4) 中的任意一个的半导体装置和电容测量方法。
本发明的半导体装置具有设置在半导体衬底的一部分上的电容测量 用电路，其特征在于：所述电容测量用电路具有参照电路和测试电路，
所述参照电路具有：将导通和截止的时刻被控制为彼此不同的2个 参照用开关元件、夹住第一节点地串联连接而形成的参照用串联电路； 用于向所述参照用串联电路的两端供给具有高低差的电压的1对第一电 压供给部；与所述第一节点相连的参照用第一导体部；以及在与所述参 照用第一导体部之间，构成具有虚设电容的虚设电容器的参照用第二导 体部，所述测试电路具有：将导通和截止的时刻被控制为彼此不同的2 个测试用开关元件、夹住第二节点地串联连接而形成的测试用串联电路； 用于向所述测试用串联电路的两端供给具有高低差的电压的1对第二电 压供给部；与所述第二节点相连的测试用第一导体部；以及在与所述测 试用第一导体部之间，构成具有用所述虚设电容和目标电容之和所表示 的测试电容的测试电容器的测试用第二导体部，具有：用于抑制因所述 电容测量用电路的各开关元件的上过冲或下过冲所引起的电压变化量的 电压抑制部件。
据此，各晶体管的导通和截止的切换动作时的上过冲和下过冲引起 的第一、第二节点的电压变动量被抑制在很小，所以可以得到电容测量 精度高的半导体装置。
作为所述电压抑制部件，具有第一电压控制部件，其结构为设定所 述参照用第一导体部和所述测试用第一导体部，使所述虚设电容为所述 各开关元件的栅漏间交叠电容的10倍以上。据此，提高了第一、第二节 点的电压变动量的抑制功能。
在所述各串联电路中，所述2个开关元件是配置在高电压一侧的P 沟道型MIS晶体管和配置在低电压一侧的N沟道型MIS晶体管，作为 所述电压抑制部件，具有：使所形成的所述P沟道型MIS晶体管的栅极 宽度比所述N沟道型MIS晶体管的栅极宽度还宽，从而使所述P沟道型 MIS晶体管和所述N沟道型MIS晶体管的驱动能力相同的第二电压抑制 部件。据此，能把较大依存于晶体管的驱动能力的各晶体管的导通和截 止的切换动作时的上过冲和下过冲抑制在很小。因此，可以得到电容测 量精度高的半导体装置。
作为所述电压抑制部件，具有：所述各串联电路的开关动作的1个 周期具有所有的开关元件都处于截止的1个期间、任意1个开关元件处 于转为导通或转为截止的4个期间、所有的开关元件都处于导通的1个 期间以及任意一方处于导通而另一方处于截止的2个期间的合计8个期 间，通过把所述任意1个开关元件处于转为导通或转为截止的4个期间 设定为超过1周期的1/8而构成的第三电压控制部件。据此，因为各晶 体管的导通和截止的切换动作时的直通率变缓，所以能把上述下过冲和 上过冲抑制在很小。因此，可以得到电容测量精度高的半导体装置。
作为所述电压控制部件，具有：通过把所述虚设电容设定为所述目 标电容的2倍以上而构成的第四电压控制部件。据此，能把各晶体管的 导通和截止的切换动作时的上过冲和下过冲引起的第一、第二节点的电 压变动量抑制在很小，所以可以得到电容测量精度高的半导体装置。
所述虚设电容式所述目标电容的N倍(N是1以上的整数)，所述 测试电容是所述目标电容的M倍(M是大于1的整数)，并且理想是 M＞N。
通过使M＝N+1，能使上述的上过冲、下过冲的特性彼此近似，因 此，可以得到电容测量精度更高的半导体装置。
通过使M≥N+2，由于能使实际经图形化的布线形状的不一致引起 的目标电容的不一致被平均化，所以能使工艺条件的不一致等所引起的 电容测量误差的降低。
还具有：设置在所述半导体衬底内的三重井(triple well)区域，所 述测试用第一导电部延伸在所述三重井区域上方，所述三重井区域的电 压能与所述各开关晶体管的导通和截止分开地独立控制。据此，可以得 到具有测量如MIS电容那样具备电压依存性的电容的电压依存性的功能 的半导体装置。
通过搭载生成控制所述各开关晶体管的导通和截止时刻彼此不同的 信号的控制电路，可以只通过向半导体装置供给电源电压和接地电压， 就能得到可测量微细电容的半导体装置。
还具有：设置在所述半导体衬底上，连接着所述控制电路，用于把 所述控制电路的输出信号分频的分频器。据此，不但能通过使用高频的 控制电压的C-V法以高精度测量具有微细化要素的测试电容器的目标 电容，而且能根据所分频的频率以高精度测量计算电容所必要的频率。 因此，可以得到电容的测量精度高的半导体装置。
本发明的半导体装置具有设置在半导体衬底的一部分上的电容测量 用电路，其特征在于：所述电容测量用电路具有：将导通和截止的时刻 被控制为彼此不同的2个开关元件、夹住第一节点地串联连接而形成的 第一～第四串联电路；用于向所述各串联电路的两端供给具有高低差的 电压的各一对电压供给部；以及与所述各串联电路的各节点相连，分别 具有由多个梳齿部和支承各梳齿部的基础部所构成的梳形第一布线和由 与该第一布线的各梳齿部相对的梳齿部和支承各梳齿部的基础部所构成 的梳形第二布线的4个电容器，所述4个电容器的梳齿的个数N和梳齿 彼此相对的部分的长度L的组合为(Nx，Ly)、(Nx，Ly’)、(Nx’，Ly)、 (Nx’，Ly’)(Nx＜Nx’，Lx＜Lx’)。
据此，因为能容易地取消3维边缘(fringe)成分，所以能以高精度 抽出2维单位长度的布线电容。
还具有：设置在所述电容器周围的线和间隔图形的虚设布线。据此， 能使4个电容器的各布线的各部分的电容密度均匀化，所以能使各布线 的精加工尺寸几乎均一。
本发明的半导体装置具有设置在半导体衬底的一部分上的电容测量 用电路，其特征在于：所述电容测量用电路具有：将导通和截止的时刻 被控制为彼此不同的2个开关元件、夹住第一节点地串联连接而形成的 第一串联电路；将导通和截止的时刻被控制为彼此不同的2个开关元件、 夹住第二节点地串联连接而形成的第二串联电路；用于向所述第一、第 二串联电路的两端供给具有高低差的电压的1对第一电压供给部；连接 了所述第一节点的第一导体部；连接了所述第二节点，在与所述第一导 体部之间构成第一电容器的第二导体部；以及对所述第一、第二串联电 路的各开关元件分别单独进行导通截止控制的控制部件；所述第一、第 二导体部在与所述半导体衬底之间构成第二电容器。
据此，可以得到具有容易将相同布线层中的布线彼此间的电容、与 某一布线层中的布线和其他层中的导体层间的电容分离并进行测量的功 能的半导体装置。
本发明的半导体装置具有设置在半导体衬底的一部分上的电容测量 用电路，其特征在于：所述电容测量用电路具有参照电路和测试电路； 所述参照电路具有：将导通和截止的时刻被控制为彼此不同的2个参照 用开关元件、夹住第一节点地串联连接而形成的参照用串联电路；用于 向所述参照用串联电路的两端供给具有高低差的电压的1对第一电压供 给部；与所述第一节点相连的参照用第一导体部；以及在与所述参照用 第一导体部之间，构成具有虚设电容的虚设电容器的参照用第二导体部， 所述测试电路具有：将导通和截止的时刻被控制为彼此不同的2个测试 用开关元件、夹住第二节点地串联连接而形成的测试用串联电路；用于 向所述测试用串联电路的两端供给具有高低差的电压的1对第二电压供 给部；以及具有由多个梳齿部和支承各梳齿部的基础部构成的梳形第一 布线和与该第一布线的各梳齿部相对的蛇行状第二布线，并且所述第一 布线或第二布线中的任意一方与所述第二节点相连的测试用电容器。
据此，蛇行状第二布线的电阻值的测量成为可能，使用从电阻值取 得的布线尺寸，能修正电容的测量值。因此，可以得到电容测量精度更 高的半导体装置。
理想的是，还具有：在所述第二节点和接地之间，并联设置在所述 测试电容器上，具有与所述虚设电容器的虚设电容几乎相等的电容。
当所述评价图形是评价用栅极时，所述第一尺寸是栅极宽度，所述 第二尺寸是栅极长度。
本发明的半导体装置具有设置在半导体衬底的一部分上的电容测量 用电路，其特征在于：包括：将导通和截止的时刻被控制为彼此不同的 2个开关元件、夹住第一节点地串联连接而形成的第一串联电路；将导 通和截止的时刻被控制为彼此不同的2个开关元件、夹住第二节点地串 联连接而形成的第二串联电路；将导通和截止的时刻被控制为彼此不同 的2个开关元件、夹住第三节点地串联连接而形成的第三串联电路；用 于向所述各串联电路的两端供给具有高低差的电压的1对第一电压供给 部；包含连接了所述第一节点的目标电容、具有一方向宽度为第一尺寸、 另一方向尺寸为第二尺寸的评价图形；连接了所述第二节点，并且一方 向宽度与所述第一尺寸相同，另一方向宽度具有比所述第二尺寸还大的 第三尺寸的第一采样图形；以及连接了所述第三节点，并且一方向宽度 与所述第一尺寸相同，另一方向宽度具有比所述第三尺寸还大的第四尺 寸的第二采样图形。
据此，利用第一、第二采样图形，通过外插，能以高精度求出构成 评价图形中的测试电容器的要素尺寸，所以能修正基于实际尺寸的电容 测量结果。因此，可以得到电容的测量精度高的半导体装置。
本发明的电容测量方法是半导体装置的电容测量方法，该半导体装 置在半导体衬底的一部分上设置了电容测量用电路，该电容测量用电路 包括：具有：在高电位一侧电压供给部和低电位一侧电压供给部之间第 一P沟道型晶体管和第一N沟道型晶体管夹着第一节点按顺序串联连接 而形成的参照用串联电路、与所述第一节点相连的参照用第一导体部、 以及在与所述参照用第一导体部之间构成虚设电容器的参照用第二导体 部的参照电路；和，具有：在高电位一侧电压供给部和低电位一侧电压 供给部之间第二P沟道型晶体管和第二N沟道型晶体管夹着第二节点按 顺序串联连接而形成的测试用串联电路、与所述第二节点相连的测试用 第一导体部、以及在与所述测试用第一导体部之间构成测试电容器的测 试用第二导体部的测试电路；其特征在于：具有：在大致相同的时刻向 所述第一和第二P沟道型晶体管供给第一控制电压的步骤(a)；和，在 大致相同的时刻向所述第一和第二N沟道型晶体管供给第二控制电压的 步骤(b)，所述第二控制电压，其最大电压与所述高电位一侧电压供给 部的电压大致相等并且比所述第一控制电压的最大电压小，而最小电压 是负电压。
根据该方法，能使用近似式，从流过第一节点和第二节点的电流差 求出测试电容器的电容。因此，可以得到能容易并且以较高精度测量电 容的电压依存性的半导体装置。
理想的是，还具有：设置在所述半导体衬底内的三重井区域，
所述测试用第一导体部延伸在所述三重井区域的上方，
所述三重井区域的电压与所述各开关晶体管的导通和截止分开独立 地进行控制。
本发明的电容测量方法是半导体装置的电容测量方法，该半导体装 置包括：将导通和截止的时刻被控制为彼此不同的2个开关元件、夹住 第一节点地串联连接而形成的第一串联电路；将导通和截止的时刻被控 制为彼此不同的2个开关元件、夹住第二节点地串联连接而形成的第二 串联电路；将导通和截止的时刻被控制为彼此不同的2个开关元件、夹 住第三节点地串联连接而形成的第三串联电路；用于向所述各串联电路 的两端供给具有高低差的电压的1对第一电压供给部；构成包含连接了 所述第一节点的目标电容的评价图形电容并且一方向宽度为第一尺寸而 另一方向宽度具有第二尺寸的评价图形；构成连接了所述第二节点的第 一采样电容并且一方向宽度与所述第一尺寸相同而另一方向宽度具有比 所述第二尺寸还大的第三尺寸的第一采样图形；以及，构成连接了所述 第三节点的第二采样电容并且一方向宽度与所述第一尺寸相同而另一方 向宽度具有比所述第三尺寸还大的第四尺寸的第二采样图形，其特征在 于：具有：测量所述第一和第二采样图形的所述第一和第二采样电容的 步骤(a)；至少生成表示所述第一和第二采样电容的掩模尺寸依存性的 特性线的步骤(b)；测量所述评价图形的所述评价图形电容的步骤(c)； 以及使用由所述步骤(b)生成的所述特性线，根据所述特性线上的所述 评价图形电容决定所述评价图形的所述第二尺寸的步骤(d)。
据此，能利用外插，以高精度求出构成测试电容器的要素的实际尺 寸。
还包含：根据所述步骤(b)的结果，从所述特性线求出不依存于掩 模尺寸的寄生电容的步骤；和通过从所述评价图形电容减去所述寄生电 容而求出所述评价图形的所述目标电容的步骤。据此，电容的测量精度 进一步提高。
附图说明
下面简要说明附图。
图1是概略表示本发明实施例1中使用的CBCM测量装置的电路结构 的电路方框图。
图2(a)、(b)分别是表示连接了以往的CBCM装置和本实施例中的 CBCM装置中的各晶体管的布线图形的图。
图3是表示成为目标电容的测量误差原因的上过冲或下过冲引起的 电压变化量的虚设电容依存性的图。
图4是抽出表示图23所示的基于CBCM法的测量的1周期的图。
图5(a)、(b)分别是表示实施例2的参照用第一、第二导体部的 构造和测试用第一、第二导体部的构造的俯视图。
图6(a)、(b)分别是表示实施例2的参照用第一、第二导体部的 构造和测试用第一、第二导体部的构造的俯视图。
图7是概略表示本发明实施例3中使用的CBCM测量装置的电路结构 的电路方框图。
图8(a)～(d)分别是表示实施例3的第一、第二导体部的组合的俯视 图。
图9是只表示实施例3的变形例的布线图形的俯视图。
图10(a)、(b)、(c)分别是概略表示本发明实施例4中使用的CBCM 测量装置的电路结构的电路方框图，表示在第一控制状态中产生的电容 器成分和第二控制状态中产生的电容器成分的剖视图。
图11是概略表示本发明实施例5中使用的CBCM测量装置的电路结 构的电路方框图。
图12是表示只从掩模尺寸计算目标电容时和利用基于电形状评价的 标准来计算目标电容时的电容仿真值和测量值的误差的图。
图13(a)、(b)分别是表示只基于掩模尺寸的电容测量的测量误差 和利用了标准的电容测量的测量误差的直方图。
图14是概略表示本发明实施例6中使用的CBCM测量装置的电路结 构的电路方框图。
图15是表示具有三重井构造的半导体器件的例子的剖视图。
图16是表示用控制信号生成器生成的控制电压的输入波形的时序 图。
图17表示了实施例6的基于CBCM法的HSPICE仿真和基于BSIM的 栅-衬底间电容的电压依存性。
图18(a)～(e)是表示目标栅极构造和用于推定目标栅极构造的尺寸的 栅极构造的俯视图。
图19是用于说明通过外插来计算栅极长度的方法的图。
图20是概略表示本发明实施例8中使用的CBCM测量装置的电路结 构的电路方框图。
图21是概略表示以往基于CBCM法的半用于测量导体装置的布线电 容的测量装置的电路结构的电路方框图。
图22是表示从端子盘Gp、Gn提供给图21所示的测量装置的各晶体 管的栅控制用信号和节点N1、N2的电位的时间变化的时序图。
图23是图22的时序图的更详细的时序图。
图24(a)～(d)分别是放大图23所示的时序图的一部分，比较上过冲 引起的电压变化的图。
图25(a)、(b)是表示用于评价的布线图形的种类的俯视图。
图26(a)、(b)是用于说明位于同一布线层内的布线间的布线电容 的成分种类的图。
图27用于说明不仅是同一布线层内，也考虑了其他布线层的布线、 与衬底间的电容时的布线电容的成分种类的图。
图28是表示通过HSPICE仿真和CBCM法求出的栅电容Cgg的栅电压 Vgb依存性的图。
图29是概略表示本发明实施例7的变形例中使用的CBCM测量装置 的电路结构的电路方框图。
其中：11-参照用PMIS晶体管；12-测试用PMIS晶体管；13-参 照用NMIS晶体管；14-测试用NMIS晶体管；15-参照用第一导体部；16 一测试用第一导体部；17-参照用第二导体部；18-测试用第二导体部； 19-参照电流测量用端子盘；20-测试电流测量用端子盘；30-端子盘； 31-控制信号生成器。

(实施例1)
图1是概略表示本发明实施例1中使用的CBCM测量装置(本发明的 半导体装置)的电路结构的电路方框图。
如图1所示，本实施例的CBCM测量装置具有：参照用PMIS晶体管 11、测试用PMIS晶体管12、参照用NMIS晶体管13、测试用NMIS晶体 管14。而且，参照用PMIS晶体管11和测试用PMIS晶体管12具有栅极 长度、栅极宽度彼此相等的掩模尺寸，参照用NMIS晶体管13和测试用 NMIS晶体管14具有栅极长度、栅极宽度彼此相等的掩模尺寸。而且， 在半导体衬底(晶片)中，与芯片区域相比，本发明的半导体装置更多 地配置在划线上。
参照用PMIS晶体管11和参照用NMIS晶体管13串联配置在供给电 源电压Vdd的端子(端子盘)和供给接地电压Vss的端子(端子盘)之 间。即向参照用PMIS晶体管11的源极供给了电源电压Vdd，向参照用NMIS 晶体管13的源极供给了接地电压Vss。参照用PMIS晶体管11的漏极和 参照用NMIS晶体管13的漏极在公共的第一节点N1彼此相连。
测试用PMIS晶体管12和测试用NMIS晶体管14串联配置在供给电 源电压Vdd的端子(端子盘)和供给接地电压Vss的端子(端子盘)之 间。即向参照用PMIS晶体管12的源极供给了电源电压Vdd，向参照用NMIS 晶体管14的源极供给了接地电压Vss。参照用PMIS晶体管12的漏极和 参照用NMIS晶体管14的漏极在公共的第二节点N2彼此相连。
另外，在各PMIS晶体管11、12的有源区域21设置了用于供给体 电压Vnw的端子盘30。
还设置了：连接了第一节点N1的参照用第一导体部15；与第二节 点N2相连的测试用第一导体部16；在与参照用第一导体部15之间，隔 着绝缘层，构成电容器(参照电容Cref)的参照用第二导体部17；在与 第一导体部16之间，隔着绝缘层，构成电容器(测试电容Ctst)的测试用 第二导体部18。参照用第二导体部17和测试用第二导体部18分别通过 第三、第四节点N3、N4接地。现实中，该第三、第四节点N3、N4常 常是衬底。
在CBCM装置中设置了生成用于控制各晶体管的导通和截止的控制 信号的部件即控制信号生成器31。即通过控制信号生成器31向参照用 NMIS晶体管13和测试用NMIS晶体管14的栅极供给控制电压V1，向 参照用PMIS晶体管11和测试用PMIS晶体管12的栅极供给控制电压 V2。
另外，在CBCM装置中设置了用于测量流过参照用PMIS晶体管11 的参照电流Iref的参照电流的测量用端子盘19和用于测量流过测试用 PMIS晶体管12的测量电流的测试电流测量用端子盘20。
须指出的是，在图1中表示了参照用第一导体部15和参照用第二导 体部17彼此重叠，并且测试用第一导体部16和测试用第二导体部18彼 此重叠的构造，但是在各要素15～17间、16～18间分别构成了电容器 就可以了，所以各要素15～18可以设置在相同的布线层上。具体而言， 能测量布线彼此间的电容、栅电极和衬底间的电容、插头彼此间的电容 等。
根据控制电压的供给方法，各参照用晶体管和各测试用晶体管可以 彼此是N沟道型晶体管或P沟道型晶体管。
图1所示的本实施例的CBCM装置的构造与以往的CBCM装置基 本相同。
这里，本实施例的参照用电容Cref等于各晶体管的漏极接点或接点 上的布线等的电容即虚设电容Cm。可是，在虚设电容Cm中不包含晶体 管的结电容Cj、栅漏间电容Cgd。另外，测试电容Ctst等于虚设电容Cm 与目标电容Ct的和(＝Cm+Ct)。而且，目标电容Ct例如是布线电容。 可是，虚设电容Cm和目标电容Ct不是只用第一导体部-第二导体部间 电容表现的，但是，在图1中为了方便，单纯地进行了表现。
图2(a)、(b)分别是表示连接了以往的CBCM装置和本实施例中的 CBCM装置中的各晶体管的布线图形的图。与图2(a)所示的以往的CBCM 装置中的布线图形相比，在本实施例中，如图2(b)所示，第一导体部 (参照用第一导体部15和测试用第一导体部)都具有大面积。具体而言， 对于各晶体管的栅漏交叠电容Cgd，目标电容Ct和虚设电容Cm的和(Ct +Cm)在以往的装置中是2倍左右，而在本实施例中是10倍以上。
正如就图24(a)～(d)已经说明的那样，虚设电容Cm越大，就把 上过冲、下过冲抑制得更小，所以抑制了上过冲引起的电压的上升量δ Vdd、下过冲引起的电压下降量δVss。因此，也把测量误差抑制在很小。
图3是表示成为目标电容的测量误差δC原因的上过冲或下过冲引 起的电压变化量δV(上述的δVss或δVdd)的虚设电容依存性的图。 如图3所示，δV越小，测量误差δC就越小，虚设电容Cm越大，并且 把栅漏交叠电容Cgd除以总电容Ctotal(Cm+Ct+Cj+CgdCm+Ct)而 取得的值越小，则栅漏交叠电容Cgd引起的电压变化量δV越小。因此， 虚设电容Cm越大，并且，Cgd/Ctotal越小，目标电容(布线电容)的 测量误差δC就越小。
如果根据电路仿真，则通过把目标电容Ct和虚设电容Cm的和设置 为栅漏交叠电容Cgd的10倍以上，就能有效抑制上过冲、下过冲，能把 电压的变化量δV维持在很小。因此，如图2(b)所示，通过使相当于 虚设构件(实施例中的参照用第一导体部15和测试用第一导体部16) 的布线宽度为以往的布线的10倍左右(具体而言，2μm左右)，能抑制 基于CBCM法的布线电容等的目标电容Ct的测量误差δC，能谋求测量精 度的提高。
另外，从仿真的分析可知，下过冲引起的电压变化量δVss和上过 冲引起的电压变化量δVdd对测量电容的误差要因起同程度的作用。因 此，通过使下过冲引起的电压变化量δVss和上过冲引起的电压变化量 δVdd为相同程度，能使测量电容的误差最小化。而且，下过冲和上过 冲不仅依存于栅漏交叠电容Cgd与目标电容Ct和虚设电容Cm的和的比， 还很大地依存于晶体管的驱动能力。一般，PMIS晶体管的驱动能力是NMIS 晶体管的驱动能力的一半左右，所以可以使PMIS晶体管的栅极宽度为 NMIS晶体管的栅极宽度的2倍左右。据此，因为PMIS晶体管和NMIS晶 体管的各驱动能力变为相同程度，所以能使由于NMIS晶体管的驱动能力 而产生的上过冲引起的电压变化量δVdd和由于PMIS晶体管的驱动能力 而产生的下过冲引起的电压变化量δVss为相同程度，所以能使测量电 容的误差最小化。
即图1所示的CBCM装置中的PMIS晶体管(在本实施例中，参照用 PMIS晶体管11和测试用PMIS晶体管12)的栅极宽度希望是NMIS晶体 管(在本实施例中，参照用NMIS晶体管13和测试用NMIS晶体管14) 的栅极宽度的2倍左右。
图4是抽出表示图23所示的基于CBCM法的测量的1周期的图。可 是，对各PMIS晶体管11、12的控制电压为V2，对各NMIS晶体管13、14 的控制电压为V1。如图4所示，在该CBCM测量的1周期中，能划分为 期间P1～P8的8个期间。期间P1是PMIS晶体管导通，NMIS晶体管 截止的期间(充电动作期间)。期间P2是PMIS晶体管转为截止，NMIS 晶体管截止的期间。期间P3是PMIS晶体管、NMIS晶体管都截止的期 间。期间P4是PMIS晶体管截止，NMIS晶体管转为导通的期间。期间 P5是PMIS晶体管截止，NMIS晶体管导通的期间(放电动作期间)。期 间P6是PMIS晶体管导通，NMIS晶体管转为截止的期间。期间P7是PMIS 晶体管和NMIS晶体管都截止的期间。期间P8是PMIS晶体管转为导通， NMIS晶体管截止的期间。换言之，存在以下的4种状态：
(1)；平稳地，NMIS晶体管处于导通，PMIS晶体管处于截止的状 态(放电动作)：期间P5；
(2)平稳地，NMIS晶体管处于截止，PMIS晶体管处于导通的状 态(充电动作)：期间P1；
(3)平稳地，双方的晶体管均为截止的状态：期间P3、P7；
(4)栅电压变动的过渡状态：期间P2、P4、P6、P8。
这里，为了抑制电压的变动量，希望可靠地进行期间P1的充电动作、 期间P5的放电。另外，期间P2、P4、P6、P8电压变化的斜率越缓和， 上述的上过冲、下过冲引起的电压变化量δVdd或δVss越小，从而能 抑制测量误差δC。并且，希望平稳地，双方的晶体管都处于截止的状 态的期间P3、P7尽可能短。
即通过使期间P2、P4、P6、P8超过1周期的1/8，能抑制上过冲或 下过冲引起的测量误差。
(实施例2)
在本实施例中，使用具有图1所示的电路结构的CBCM测量装置。
图5(a)、(b)分别是表示实施例2的参照用第一、第二导体部的 构造和测试用第一、第二导体部的构造的俯视图。这里，使用图形相同 的掩模，形成了图5(a)、(b)所示的参照用第二导体部17A和测试用 第二导体部18A。另外，使用只是中央部分的1条线15a、16a的长度L1、 L2不同，其他部分的尺寸、图形相同的掩模，形成了参照用第一导体部 15A和测试用第一导体部16A。而且，当相当于目标电容的基本长度为Ltar 时，设定了各导体部15A、16A、17A、18A的形状，使以下表达式(3)～ (5)成立：
L1＝4·Ltar  ……(3)
L2＝5·Ltar  ……(4)
L2-L1＝Ltar  ……(5)。
这里，布线电容与布线的长度成比例。因此，L1＝4·Ltar，L2＝5·Ltar， 所以参照用电容器的电容(Cm)和测试电容器的电容(Cm+Ct)是目 标电容Ct的整数倍。而且，从测试电容器的电容(Cm+Ct)和参照用 电容器的电容(Cm)的差分求出目标电容Ct。
这样，通过使参照用电容器的电容(Cm)和测试电容器的电容(Cm +Ct)是目标电容Ct的整数倍，参照用电容器和测试电容器的电容彼此 接近，所以上过冲、下过冲的特性变得近似，并且上过冲、下过冲引起 的电压变化量δVdd、δVss也接近。可是，前提是测试电容器的电容(Cm +Ct)比参照用电容器的电容(Cm)还大。
即通过使参照用电容器的电容(虚设电容Cm)为目标电容Ct的2 倍以上，测试电容器的电容(Cm+Ct)为目标电容Ct的3倍以上，两 者的差分变为目标电容Ct，能使上过冲、下过冲的特性彼此近似，据此， 能降低测量误差δC。
另外，通过采用这样的结构，与实施例1同样，因为增大了虚设电 容Cm，所以也发挥了实施例1的效果。
须指出的是，虽然没必要一定使参照用电容器的电容(Cm)为目标 电容Ct的整数倍(N倍)，使测试电容器的电容(Cm+Ct)为目标电容 Ct整数倍(M倍)，但是通过采用这样的结构，能以高精度测量接近最 小设计规则的微小布线图形。
另外，根据图5(a)、(b)所示的布线图形，能通过测试电容器和 参照用电容器的电容差取消图25(a)、(b)所示的3维形状引起的边缘 电容成分Cfy1、Cfy2，所以能以高精度抽出2维的单位长度的布线电容。
须指出的是，在本实施例中，说明了各第一导体部15A、16A由1 条线15a、16a构成的布线图形，但是本实施例的方法也能应用于：第一 导体部、第二导体部都是接点时的接点电容的测量；第一导体部和第二 导体部彼此位于不同的布线层，如果在平面上观察，则两者交叉的所谓 的交叉布线间的电容测量。
图6(a)、(b)分别是表示实施例2的参照用第一、第二导体部的 构造和测试用第一、第二导体部的构造的俯视图。使用尺寸、图形都相 同的掩模，形成了图6(a)、(b)所示的参照用第二导体部17B和测试 用第二导体部18B。另外，使用只是中央部分的1条线15b、16b的长度 L3、L4不同，其他部分的尺寸、图形相同的掩模，形成了参照用第一导 体部15B和测试用第一导体部16B。而且，当把相当于目标电容Ct的基 本长度设为Ltar时，设定了各导体部15B、16B、17B、18B的形状，使 以下表达式(6)～(8)成立：
L3＝10·Ltar  ……  (6)
L4＝20·Ltar  ……(7)
L4-L3＝10Ltar……(8)。 这时，线15b与线16b间的差分电容Ctar就成为目标电容Ct的10倍。
也就是说，在该变形例中，通过把测试电容器的电容(Cm+Ctar) 和参照用电容器的电容(Cm)的差分电容Ctar除以10，求出了目标电 容Ct。
这样，通过使参照用电容器的电容(Cm)和测试电容器的电容(Cm +Ctar)为目标电容Ct的整数倍，并且使它的差分电容Ctar比目标电容 Ct还大，实际构图的布线形状的不一致引起的目标电容的不一致被平均 化。因此，能实现工艺条件的不一致等引起的目标电容Ct的测量误差δ C的降低。
即令参照用电容器的电容(Cm)为目标电容Ct的整数倍(N倍)， 使测试电容器的电容(Cm+Ctar)为目标电容Ct的整数倍(M倍)，并 且使两者的差分电容Ctar比目标电容Ct还大，能降低上过冲、下过冲 引起的测量误差δC。
须指出的是，虽然没必要一定使参照用电容器的电容为目标电容Ct 的整数倍，使测试电容器的电容和参照用电容器的电容的差分电容为目 标电容的整数倍，但是通过象本变形例那样，采用这样的结构，能以高 精度测量接近最小设计规则的微小布线图形。
另外，根据图6(a)、(b)所示的布线图形，能通过测试电容器和 参照用电容器的电容差，取消图25(a)、(b)所示的3维形状引起的边 缘电容成分Cfy1、Cfy2，所以能以高精度抽出2维的单位长度的布线电 容。
须指出的是，在本实施例中，说明了各第一导体部15B、16B由1 条线15b、16b构成的布线图形，但是本实施例的方法也能应用于：第一 导体部、第二导体部都是接点时的接点电容的测量；第一导体部和第二 导体部彼此位于不同的布线层，如果在平面上观察，则两者交叉的所谓 的交叉布线间的电容测量。
(实施例3)
图7是概略表示本发明实施例3中使用的CBCM测量装置的电路结构 的电路方框图。
如图7所示，本实施例的CBCM测量装置具有4个PMIS晶体管51a～ 51d和4个NMIS晶体管52a～52d。而且，各PMIS晶体管51a～51d具 有栅极长度、栅极宽度彼此相等的掩模尺寸，NMIS晶体管52a～52d具 有栅极长度、栅极宽度彼此相等的掩模尺寸。
各PMIS晶体管51a～51d和各NMIS晶体管52a～52d串联配置在 供给电源电压Vdd的端子(端子盘)和供给接地电压Vss的端子(端子 盘)之间。即向各PMIS晶体管51a～51d的源极供给了电源电压Vdd， 向各NMIS晶体管52a～52d的源极供给了接地电压Vss。而且，各PMIS 晶体管51a～51d的漏极和各NMIS晶体管52a～52d的漏极分别在公共 结点Na～Nd彼此相连。
另外，在各PMIS晶体管51a～51d的有源区域21设置了用于供给 体电压Vnw的端子盘58。
并且，设置了：连接了各结点Na～Nd的第一导体部53a～53d(第 一布线)；在与第一导体部53a～53d之间，夹着绝缘层构成电容器(电 容Ca～Cd)的第二导体部54a～54d(第二布线)。第二导体部54a～54d 分别连接了接地。
并且，在CBCM装置中设置了生成用于控制各晶体管的导通和截止 的控制信号的部件即控制信号生成器59。即通过控制信号生成器59，向 各NMIS晶体管52a～52d的栅极供给控制电压V1，向各PMIS晶体管 51a～51d的栅极供给控制电压V2。
另外，在CBCM装置中设置了用于测量流过各PMIS晶体管51a～51d 的参照电流的参照电流测量用端子盘55a～55d。
图8(a)～(d)分别是表示实施例3的第一、第二导体部的组合的俯视 图。各第一、第二导体部分别由多个梳齿和支承各梳齿的基础部构成。 这里，图8(a)～(d)所示的第一导体部53a～53d和第二导体部54a～54d 的各梳齿相对的部分的长度为L1a～L1d，第二导体部54a～54d的基础 部的长度为L2a～L2d，第二导体部54a～54d的梳齿的个数为N2a～N2d。 而且，设定为L1a＝L1b＝Ly，L1c＝L1d＝Ly’，L2a＝L2c＝Lx，L2b＝L2d ＝Lx’，N2a＝N2c＝Nx，N2b＝N2d＝N2x’(其中，Nx＜Nx’，Ly＜Ly’)。
换言之，构成各电容器的4组梳形图形的梳齿个数N和梳齿彼此相 对的部分长度L的组合为(Nx，Ly)，(Nx，Ly’)、(Nx’，Ly)、(Nx’， Ly’)。
这时，如果抽出的单位长度的布线电容为C，与晶体管的漏极端子 相连的电容为Ctr，则各电容器的电容值Ca～Cd为：
Ca＝Ctr+CNxLy+2CfxLx+2CfyLy+2Cfxy1+2Cfxy2
Cb＝Ctr+CNx'Ly+2CfxLx’+2CfyLy+2Cfxy1+2Cfxy2
Cc＝Ctr+CnxLy’+2CfxLx+2CfyLy’+2Cfxy1+2Cfxy2
Cd＝Ctr+CNx'Ly’+2CfxLx’+2CfyLy’+2Cfxy1+2Cfxy2。
从所述各电容值Ca～Cd的关系，能取消晶体管电容Ctr、三维边缘 成分Cfx、Cfy、Cfxy1和Cfxy2，变为：
Cd-(Cb+Cc)-Ca＝C(Nx’-Nx)·(Ly’-Ly)。 即通过使用电流测量用端子盘55a～55d，测量各电流Ia～Id，求出了各 电容器的电容Ca～Cd，所以能以高精度抽出单位长度的布线电容C。
如果根据本实施例的CBCM装置，就能4个梳形周期的L/S图形抽 出二维单位长度的布线电容。即与以往的CBCM装置相比，能容易地取 消三维边缘成分，所以能以高精度抽出二维单位长度的布线电容。
图9是只表示实施例3的变形例的布线图形的俯视图。如图9所示， 在第一导体部(实施例3的第一导体部53a～53d)和第二导体部(实施 例3的第二导体部54a～54d)的周围，设置了虚设布线图形60。
这样，通过在测试用布线图形54、54的周围形成虚设布线图形60， 能使图7所示的4个电容器(电容值Ca～Cd的电容器)的布线图形的 各部的电容密度均一化，所以能使精加工的L/S尺寸几乎均一。
(实施例4)
图10(a)、(b)、(c)分别是概略表示本发明实施例4中使用的CBCM 测量装置的电路结构的电路方框图，表示在第一控制状态中产生的电容 器成分和第二控制状态中产生的电容器成分的剖视图。
如图10所示，本实施例的CBCM测量装置具有：第一PMIS晶体管51a、 第二PMIS晶体管51b、第一NMIS晶体管52a、第二NMIS晶体管52b。 而且，各PMIS晶体管51a、51b具有栅极长度、栅极宽度彼此相等的掩 模尺寸，各NMIS晶体管52a、52b具有栅极长度、栅极宽度彼此相等的 掩模尺寸。
第一PMIS晶体管51a和第一NMIS晶体管52a串联配置在供给电源 电压Vdd的端子(端子盘)和供给接地电压Vss的端子(端子盘)之间。 即分别向第一、第二PMIS晶体管51a、51b的各源极供给了电源电压Vdd， 分别向第一、第二NMIS晶体管52a、52b的各源极供给了接地电压Vss。
各PMIS晶体管51a、51b的漏极和各NMIS晶体管52a、52b的漏极 通过公共节点N10、N11分别彼此相连。须指出的是，虽然省略了图示， 但是在各PMIS晶体管51a、51b的有源区域上设置了用于供给体电压Vnw 的端子盘。设置了：连接了节点N10的第一导体部61；与节点N11相连， 在与第一导体部61之间夹着绝缘层构成电容器的第二导体部62。可是， 第一、第二导体部61、62在与接地的衬底之间也构成了电容器。
在CBCM装置中，设置了用于控制各晶体管的导通和截止的控制信号 的部件即第一、第二控制信号生成电路68、69。即第一控制信号生成电 路68具有接收控制电压V2和有效EN1的颠倒信号的NAND电路63、接 收有效EN1和控制电压V1的AND电路64。第二控制信号生成电路69具 有接收控制电压V2和有效EN2的颠倒信号的NAND电路65、接收有效EN2 和控制电压V1的AND电路66。另外，使用供给电源电压Vdd的端子(电 流测量端子盘67)，测量流过电路的电流。
而且，在第一控制状态中，只有有效信号EN1导通(H)，从第一控 制信号生成电路68输出了控制电压V1、V2，第一PMIS晶体管51a和第 一NMIS晶体管52a按照控制电压V1、V2工作。即如实施例1中所述， 从在电流测量端子盘65中测量的电流I测量了第一导体部61的电容。 在这时的动作中，因为有效EN2不导通，所以第二NMIS晶体管52b总是 导通，节点N11固定在接地电压Vss。因此，如图10(b)所示，这时测量 的电容为2C1+Cv。可是，C1是各1对的布线彼此间的电容，Cv是布线 和衬底间的电容。
在第二控制状态中，2个有效EN1、EN2同时导通，各晶体管51a～52b 分别按照控制电压V1、V2工作。这时，因为2个有效EN1、EN2同时导 通，所以梳形的布线(第一、第二导体部61、62)双方变为相同电位。 因此，如图10(c)所示，这时测量的电容式2Cv。因为2个CBCM电路 工作，所以用于取消虚设电容和晶体管的寄生电容的参照用晶体管换算 为2个。
如果根据本实施例的CBCM装置，则通过有效信号EN1、EN2分别单 独控制控制信号V1、V2，固定了电流测量端子盘65(电源端子盘)，能 同时进行1个或多个目标(在本实施例中，第一、第二导体部61、62都 是目标)的CBCM评价。
因此，使用同一图形的第一、第二导体部61、62，能测量2倍的C1 和CV的和、2倍的Cv，所以能分离测量C1和Cv。
换言之，通过本实施例的CBCM装置，能分离测量在几乎同一平面上 相对的导体部间的电容、在纵向相对的导体部间的电容。在本实施例的 具体结构中，相同的布线层间的布线彼此间的电容为C1，如果某布线层 中的布线和其他层中的导体层(在本实施例中，衬底)之间的电容为Cv， 则根据本方式，以往在同一图形中难以分离的布线电容成分(C1、Cv) 的分离变得容易。
(实施例5)
图11是概略表示本发明实施例5中使用的CBCM测量装置的电路结 构的电路方框图。
如图11所示，本实施例的CBCM测量装置与图1所示的实施例1 的CBCM装置具有很多公共构件。即具有参照用PMIS晶体管11、测试 用PMIS晶体管12、参照用NMIS晶体管13、测试用NMIS晶体管14，参 照用PMIS晶体管11和参照用NMIS晶体管13在公共的第一节点N1彼此 相连，测试用PMIS晶体管12和测试用NMIS晶体管14在公共的第二节 点N2彼此相连。
设置了参照用第一导体部15、测试用第一导体部16、参照用第二导 体部17、测试用第二导体部18’。参照用第二导体部17、测试用第二导 体部18'分别通过节点N3、N4接地。
在CBCM装置中，设置了生成用于控制各晶体管的导通和截止的控制 信号的部件即控制信号生成器31。即通过控制信号生成器31向参照用 NMIS晶体管13和测试用NMIS晶体管14的栅极供给控制电压V1，向 参照用PMIS晶体管11和测试用PMIS晶体管12的栅极供给控制电压 V2。
另外，CBCM装置中设置了用于测量流过参照用PMIS晶体管11的参 照电流Iref的参照电流的测量用端子盘19和用于测量流过测试用PMIS 晶体管12的测量电流的测试电流测量用端子盘20。
而且，作为本实施例的特征，设置了：与测试用第一导体部16相连 的梳形布线70；连接了接地，在与梳形布线70之间构成电容器的弯曲 状布线71。
须指出的是，弯曲状布线71与测试用第一导体部16相连，梳形布 线70可以连接接地。另外，本实施例的梳形布线70在上下具有基础部， 梳齿布线从上下的基础部延伸，具有2个梳形图形，但是也可以具有一 个梳形图形。
在本实施例中，在参照用第一、第二导体部15、17之间构成了具有 与虚设电容Cm相等的参照电容Cref的电容器，在测试用第一、第二导 体部16、18’间构成了具有虚设电容Cm的电容器。而且，在梳形布线70 和弯曲状布线71之间存在目标电容Ct的整数倍的电容。可是，在测试 用第一、第二导体部16、18’之间不一定要存在具有虚设电容Cm的电容 器。另外，梳形布线70和弯曲状布线71之间的电容没必要是目标电容 的整数倍。
在本实施例中，目标电容Ctar的测量方法能与实施例2同样进行。 而且，在本实施例中，能使用弯曲状布线71测量布线电阻，所以能比较 正确地估计与弯曲状布线的长度方向正交的截面的面积。而且，通过从 估计的尺寸推测布线电容的不一致原因，能采用修正测量值的措施。
图12是表示只从掩模尺寸计算目标电容时(×)和利用基于电形状评 价的标准来计算目标电容时(◆)的电容仿真值和测量值的误差的图。如 图12所示，利用标准时，把两者的差抑制在很小，测量精度提高。
图13(a)、(b)分别是表示只基于掩模尺寸的电容测量的测量误差 和利用了标准的电容测量的测量误差的直方图。如图13(a)所示，当 使用掩模尺寸进行电容测量时，存在很多超出±5％的数据，但是如图13 (b)所示，通过利用基于电形状的评价的标准，能使测量误差大致收敛 在±5％以内。
因此，通过象本实施例那样，在目标电容的测量中使用弯曲状布线 71，能进行基于梳形布线中困难的电形状的评价的定标，能谋求测量精 度的提高。
特别是与介电常数的测量相比，能比较稳定地测量布线电阻，所以 通过布线电阻作为电标准的参数，能发挥显著效果。
(实施例6)
图14是概略表示本发明实施例6中使用的CBCM测量装置的电路结 构的电路方框图。
如图14所示，本实施例的CBCM测量装置与图1所示的实施例1的 CBCM装置具有很多公共构件。即具有参照用PMIS晶体管11、测试用PMIS 晶体管12、参照用NMIS晶体管13、测试用NMIS晶体管14，参照用PMIS 晶体管11和参照用NMIS晶体管13在公共的第一节点N1彼此相连，测 试用PMIS晶体管12和测试用NMIS晶体管14在公共的第二节点N2彼此 相连。
设置了参照用第一导体部15、测试用第一导体部16’、参照用第二 导体部17、测试用第二导体部18’。参照用第二导体部17、测试用第二 导体部18’分别通过节点N3、N4接地。
在CBCM装置中，设置了生成用于控制各晶体管的导通和截止的控制 信号的部件即控制信号生成器31。即通过控制信号生成器31向参照用 NMIS晶体管13和测试用NMIS晶体管14的栅极供给控制电压V1，向 参照用PMIS晶体管11和测试用PMIS晶体管12的栅极供给控制电压 V2。
另外，CBCM装置中设置了用于测量流过参照用PMIS晶体管11的参 照电流Iref的参照电流的测量用端子盘19和用于测量流过测试用PMIS 晶体管12的测量电流的测试电流测量用端子盘20。
作为本实施例的特征，测试用第一导体部16’延伸到衬底的三重井区 域74a，在测试用第一导体部16’和衬底之间构成了具有目标电容Ct’的 电容器。而且，设置了用于供给控制三重井区域74a的电压的电压Vsub 的端子盘33。即采用了能独立控制三重井区域74a的电压的结构。在本 实施例中，在参照用第一、第二导体部15、17之间构成了具有与虚设电 容Cm相等的参照电容Cref的电容器，在测试用第一、第二导体部16’、 18’间构成了具有虚设电容Cm的电容器。
图15是表示具有三重井构造的半导体器件的例子的剖视图。在衬底 74的内部形成了深N井75、两种P井76a、76b、N井76c。而且，P井 76a形成在与深P井75不相邻的区域中，P井76b和N井76c形成在深 N井75的上方。即衬底74中，形成了深P井75、P井76b和N井76c 的区域成为三重井区域74a。
而且，在由元件分离包围的各有源区域中，设置了具有栅绝缘膜77、 栅极78、N型杂质扩散区域79、设置在栅极78以及源漏间区域79的上 部的硅化物层80的晶体管。可是，在P井76a、76b之上设置了N沟道 型MIS晶体管，在N井76c之上设置了P沟道型MIS晶体管。另外，设 置了：覆盖各晶体管的层间绝缘膜81；贯穿层间绝缘膜81，接触各源漏 间区域79的插头82a～82e；设置在层间绝缘膜81之上，与各插头82a～ 82e相连的布线插头83a～83e。
这里，图15所示的P井76a上的晶体管相当于图14所示的测试用 NMIS晶体管14。另外，图15所示的布线83b在未图示布线83b的部分， 分别连接了布线83c～83d，布线83c～83d和插头82b～82d是图14所示 的测试用导体部16’。
即本实施例的CBCM装置除了以往的CBCM用半导体装置中设置 的接地用端子，另外具有用于从接地电位Vss独立控制三重井区域74a 的电压Vsub的衬底端子(端子盘33)。因此，通过本实施例的CBCM装 置，使布线83c～83d和三重井区域74a的电压Vsub的电位差变化，能 测量MIS电容器等的电容的电压依存性。
图16是表示用控制信号生成器生成的控制电压的输入波形的时序 图。如图16所示，给PMIS晶体管的栅极的输入电压(控制电压V2)的 最大电压与从电源电压供给端子供给的电压Vdd相等，并且比给NMIS晶 体管13、14的输入电压(控制电压V1)的最大电压(Vgn)还小。另外， 给PMIS晶体管11、12的栅极的输入电压(控制电压V2)的最小电压(Vdd -Vgn)为负。例如，Vdd＝0.1V，Vgn＝2V，则栅极过激励变大。
通过利用该构造，测量流过电路的电流的变化，能容易地测量C-V 特性(电容的电压依存性)。即当象栅电容和结电容那样具有电容的电压 依存性时，变为I2-I1＝(∫C(V)dV(V＝0～Vdd))·f，但是通过使Vdd 非常小(在本实施例中为0.1V)，能近似为以下表达式(9)：
I2-I1＝C(V)·Vdd·f(9)
图17表示了实施例6的基于CBCM法的HSPICE仿真和基于BSIM的 栅-衬底间电容的电压依存性。在图17中，横轴表示图14所示的节点 N2和衬底74间的电压Vgb。作为BSIM表示的特性是使用内置在HSPICE 仿真中的标准模型而取得的数据。在图17中，表示为CBCM的特性是在 图14所示的CBCM装置中的各晶体管的栅极输入控制电压V1、V2，在电 流测量端子盘19、20中测量的流过节点N1、N2的电流Iref、Itst积分， 通过根据表达式(9)计算，取得的数据。
从图17可知，CBCM的电路仿真结果和基于BSIM的模型的仿真结 果非常一致。如果晶体管和布线等的尺寸不是已知，就无法力用BSIM， 所以在现实的工艺中，很难使用BSIM求出电容的电压依存性。可知本 实施例的CBCM用半导体装置和使用CBCM的电容测量方法是有效的。
因此，根据本实施例，利用CBCM装置，在现实的工艺种，能容易 并且以较高精度进行电容的电压依存性的测量。
特别是象本实施例那样，通过把电流测量端子的电压设定为微小， 能发挥显著效果。
(实施例7)
在本实施例中，使用图1所示的实施例1的CBCM装置。图18(a)～ (e)是表示目标栅极构造和用于推定目标栅极构造的尺寸的栅极构造的俯 视图。图19是用于说明通过外插来计算栅极长度的方法的图。
如图18(b)、(c)所示，准备掩模的栅极宽度是与具有目标电容Ct 的评价用栅极相同的Wg，掩模的栅极长度是比评价用栅极的栅极长度Lg 还大的Lg1、Lg2的两个采样栅极。然后，在把图18(b)、(c)所示的 采样栅极作为分别单独构成CBCM装置中的目标电容Ct的电容器而外 加的状态下，用CBCM法测量采样栅极的电容Cgg。这时，在图17所 示的C-V特性中，使用完全颠倒的Vgb＝2V的值Cgg。
例如，评价用栅极的栅极长度(掩模尺寸)为0.15μm，2组的采样 栅极的栅极长度(掩模尺寸)为1μm、2μm，栅极宽度Wg(掩模尺寸) 为10μm。这时，从取得的电容值Cgg描绘出由图19所示的2个采样 栅极的电容Cgg和这时的掩模的栅极长度Lmask决定的点Dlg1和Dlg2。 然后从两点Dlg1和Dlg2生成直线L1。因为采样栅极的栅极长度、栅极 宽度比评价用栅极大，所以对于掩模尺寸的精加工尺寸的误差小。例如， 如果栅极长度的精加工尺寸和掩模尺寸的尺寸差是0.02μm，则对于采 样栅极的栅极长度1μm，是2％左右的误差。而因为评价用栅极的栅极 长度是0.15μm，所以相同尺寸差0.02μm相当于10％的误差。即在进 行外插处理之前的过程中，即使把采样栅极的精加工尺寸视为与掩模尺 寸几乎相等，也能把生成外插用的直线L1的精度维持在十分高。
接着，如图18(a)所示，把掩模的栅极长度为Lg、掩模的栅极宽 度为Wg的栅极作为具有图1所示的CBCM装置中的目标电容Ct的电 容器使用，进行基于CBCM法的电容测量。然后，通过用直线L1外插 从该电容测量取得的电容值，不是具有目标电容的栅极的掩模尺寸，而 是算出实际的尺寸Lgr。在本例子中，评价用栅极的实际栅极长度Lgr变 为0.15μm左右。
另外，通过使用上述的直线的外插，掩模尺寸与图18(d)、(e)所 示的栅极长度(Lg)相同，栅极宽度(Wg1和Wg2)不同的2个栅极构 造，能算栅极宽度Wg。即通过在以横轴为栅极宽度Wmask的图中，生 成与图19所示的直线基本相同的直线，能计算具有目标电容Ct的栅极 构造的栅极宽度Wgr。
另外，因为图19所示的外插线L1的切片(Lmask＝0μm的点)是 12fF，所以在CBCM测量中使用的虚设电容和晶体管的寄生电容的基础 上，与尺寸评价无关的寄生电容的大小是12fF。
最近，在MIS晶体管中，常常形成了与源漏间区域导电型相反的袖 珍注入区域，所以很难从I-V特性求出栅极长度Lg和栅极宽度Wg。
而如果根据本实施例的CBCM用半导体装置和使用了CBCM的电 容测量方法，则对于用于评价目标电容的图形，至少准备2组采样图形。 而且，利用能把具有大尺寸的采样图形(本实施例的采样栅极)的加工 后尺寸视为与掩模尺寸几乎相等，通过外插能求出目标图形(本实施例 的评价用栅极)。
另外，通过至少准备2个采样图形，能取消与尺寸无关的寄生电容， 所以能以高精度估计目标图形的尺寸。
(实施例7的变形例)
图29是概略表示本发明实施例7的变形例中使用的CBCM测量装置 的电路结构的电路方框图。
如图29所示，本变形例的CBCM装置包含：实施例6的CBCM装置和 具有很多公共构件的第一、第二、第三串联电路Sca、Scb、Scc。各串 联电路Sca、Scb、Scc的结构为：PMIS晶体管11a、11b、11c分别与NMIS 晶体管13a、13b、13c串联。串联电路Sca的PMIS晶体管11a和NMIS 晶体管13a在公共的中间节点Na彼此相连。串联电路Scb的PMIS晶体 管11b和NMIS晶体管13b在公共的中间节点Nb彼此相连。串联电路Scc 的PMIS晶体管11c和NMIS晶体管13c在公共的中间节点Nc彼此相连。 而且，各中间节点Na、Nb、Nc通过公共的节点Nx连接了接地。
另外，在各串联电路Sca、Scb、Scc中设置了用于测量流过PMIS晶 体管11a、11b、11c的电流Ia、Ib、Ic的电流测量用端子盘20。
另外，本变形例的CBCM测量装置具有设置在图14、图15所示的三 重井区域74a之上的第一、第二、第三MIS晶体管TrA、TrB、TrC。这 里，第一、第二、第三MIS晶体管TrA、TrB、TrC的栅极分别具有图18 (a)、(b)、(c)所示的形状。即第一MIS晶体管TrA的栅极是栅极宽度 (一方向宽度)为第一尺寸Wg，栅极长度(另一方向宽度)为第二尺寸 Lg。第二MIS晶体管TrB的栅极是栅极宽度(一方向宽度)为第一尺寸 Wg，栅极长度(另一方向宽度)为比第二尺寸Lg还大的第三尺寸Lg1。 第三MIS晶体管TrC的栅极是栅极宽度(一方向宽度)为第一尺寸Wg， 栅极长度(另一方向宽度)为比第三尺寸Lg1还大的第四尺寸Lg2。
而且，第一MIS晶体管TrA的栅极连接了第一串联电路Sca的中间 节点Na，第二MIS晶体管TrB的栅极连接了第二串联电路Scb的中间节 点Nb，第三MIS晶体管TrC的栅极连接了第三串联电路Scc的中间节点 Nc。
在CBCM装置中设置了用于控制各晶体管的导通和截止的控制信号的 部件即控制信号生成器31。即通过控制信号生成器31向各串联电路Na、 Nb、Nc的各NMIS晶体管13a、13b、13c的栅极供给控制电压V1，向各 串联电路Sca、Scb、Scc的各PMIS晶体管11a、11b、11c的栅极供给控 制电压V2。
另外，各MIS晶体管TrA、TrB、TrC的三重井区域74a连接了用于 供给衬底电压Vsub的端子盘33。即采用了能独立控制各三重井区域74a 的电压的结构。
而且，把本变形例的第二、第三MIS晶体管TrB、TrC的栅极作为采 样栅极，把第一MIS晶体管TrA的栅极作为评价用栅极，能进行利用了 图19所示的外插的电容测量。这时，在实施例7的效果的基础上，在现 实的工艺中，能容易并且以较高精度进行电容的电压依存性的测量。特 别是能把评价用MIS晶体管的电流测量端子的电压设定为微小。
(实施例8)
图20是概略表示本发明实施例8中使用的CBCM测量装置的电路结 构的电路方框图。
如图20所示，本实施例的CBCM测量装置与图1所示的实施例1的 CBCM装置具有很多公共构件。即具有参照用PMIS晶体管11、测试用PMIS 晶体管12、参照用NMIS晶体管13、测试用NMIS晶体管14，参照用PMIS 晶体管11和参照用NMIS晶体管13在公共的第一节点N1彼此相连，测 试用PMIS晶体管12和测试用NMIS晶体管14在公共的第二节点N2彼此 相连。
设置了参照用第一导体部15、测试用第一导体部16’、参照用第二 导体部17、测试用第二导体部18’。参照用第二导体部17、测试用第二 导体部18’分别通过节点N3、N4接地。
在CBCM装置中，设置了生成用于控制各晶体管的导通和截止的控制 信号的部件即控制信号生成器31。即通过控制信号生成器31向参照用 NMIS晶体管13和测试用NMIS晶体管14的栅极供给控制电压V1，向 参照用PMIS晶体管11和测试用PMIS晶体管12的栅极供给控制电压 V2。
另外，CBCM装置中设置了用于测量流过参照用PMIS晶体管11的参 照电流Iref的参照电流的测量用端子盘19和用于测量流过测试用PMIS 晶体管12的测量电流的测试电流测量用端子盘20。
与实施例6同样，测试用第一导体部16’延伸到衬底的三重井区域 74a，在测试用第一导体部16’和衬底之间构成了具有目标电容Ct’的电 容器。而且，设置了用于供给控制三重井区域74a的电压的电压Vsub的 端子盘33。即采用了能独立控制三重井区域74a的电压的结构。在本实 施例中，在参照用第一、第二导体部15、17之间构成了具有与虚设电容 Cm相等的参照电容Cref的电容器，在测试用第一、第二导体部16’、18’ 间构成了具有虚设电容Cm的电容器。
而且，在本实施例中，以具有图15所示的实施例6的三重井构造的 半导体器件为前提。
如图20所示，本实施例的特征在于：晶片上脉冲发生器即控制信号 发生器31和晶片上分频器86配置在衬底上，频率测量装置配置在衬底 外。
在设计规则为0.1μm以下的近年的工艺世代种，由于栅氧化膜的薄 膜化引起的栅泄漏，有可能无法正确评价测量电容。因此，通过增大频 率f，能去除栅电容中的栅泄漏的影响。
可是，因为很难以高精度测量高频，所以使用表达式(2)求出的目 标电容的测量值的精度恶化。而在本实施例中，在用外部的频率测量器 87(晶片外测量器)测量频率f之前，通过晶片上分频器86，使频率下 降到1/2N，所以原理上，测量频率f能上升到数百MHz，能去掉栅电容 测量中的栅泄漏的不良影响。即当基于CBCM法的测量时，能大幅度增 大测量频率，所以能相对降低泄漏成分占测量电流值的比例。因此，能 实现测量电容的高精度化。即使用设置在晶片上的脉冲发生器即控制信 号生成器31，能测量具有极薄氧化膜的栅电容。
根据本发明的半导体装置或电容测量方法，可以得到使用CBCM法 的高的电容测量精度，所以能提供能容易地测量具有微细图形的半导体 装置的微细要素的电容的电容测量功能高的半导体装置。