在体硅衬底具有增强自对准介电区域的SOI半导体器件的制造方法
专利汇可以提供在体硅衬底具有增强自对准介电区域的SOI半导体器件的制造方法专利检索，专利查询，专利分析的服务。并且在某一说明性 实施例 中，本方法包含：在具有体衬底(bulk substrate)、埋入绝缘层(30B)与有源层(30C)的SOI衬底(30)上形成栅极 电极 (34)，栅极电极(34)具有形成其上的保护层(34A)；以及在形成栅极电极(34)后，在体衬底(30A)中形成复数个介电区域(45)，该介电区域(45)关于栅极电极(34)自对准，且该介电区域(45)的 介电常数 小于该体衬底(30A)的介电常数。在一个进一步的实施例中，该方法包含：在具有体衬底(30A)、埋入绝缘层(30B)与有源层(30C)的SOI衬底(30)上形成栅极电极(34)，栅极电极(34)具有形成其上的保护层(34A)；在形成栅极电极(34)与保护层(34A)之后，执行至少一次 氧 注入工艺，使氧 原子 得以导入体衬底(30A)之中，由此在体衬底(30A)中形成复数个氧掺杂区域(52)；以及执行至少一次 退火 工艺，使氧植入区域(52)得以在体衬底(30A)中转换为由 二氧化 硅 所构成的介电区域(45)。在某一说明性实施例中，该器件包含形成在SOI结构(30)上的栅极电极(34)以及形成于体衬底(30A)中的由 二氧化硅 所构成的复数个介电区域(45)，其中该SOI结构(30)具有体衬底(30A)、埋入绝缘层(30B)及有源层(30C)，该介电区域(45)关于栅极电极(34)自对准。，下面是在体硅衬底具有增强自对准介电区域的SOI半导体器件的制造方法专利的具体信息内容。
1.一种方法，包含：
在由体衬底(30A)、埋入绝缘层(30B)及有源层(30C)所构成 的SOI衬底(30)上形成栅极电极(34)，该栅极电极在其上形成有保 护层(34A)；以及
在形成栅极电极(34)后即在该体衬底(30A)上形成复数个介电 区域(45)，该介电区域(45)关于该栅极电极(34)而自对准，而该 介电区域(45)的介电常数小于该体衬底(30A)的介电常数。
2.如权利要求1的方法，其中在形成栅极电极后即在该体衬底上 形成复数个介电区域，该介电区域关于该栅极电极而自对准，而该介 电区域的介电常数小于该体衬底的介电常数，包含：
在形成该栅极电极(34)与该保护层(34A)之后即进行至少一次 氧注入工艺，以在体衬底(30A)中导入氧原子，并由此在体衬底(30A) 中形成复数个氧掺杂区域(54)；以及
进行至少一次的退火工艺，以在体衬底(30A)中将氧掺杂区域(54) 转换成由二氧化硅所构成的介电区域(45)。
3.如权利要求1的方法，其中形成栅极电极(34)包含形成由多 晶硅及金属的至少一个所构成的栅极电极(34)。
4.如权利要求1的方法，其中该保护层(34A)由氮化硅、氮氧 化硅、氧化物、聚亚醯膜、有机抗反射镀膜等的至少一个所构成。
5.如权利要求2的方法，其中进行至少一次氧注入工艺包含以剂 量约为1e17至5e18离子/平方公分的氧并在能级范围约为10至100k电 子伏特的条件下进行氧注入工艺。
6.如权利要求2的方法，其中进行至少一次退火工艺包含在温度 范围大约1100至1400℃的条件下进行至少一次退火工艺。
7.如权利要求2的方法，其中进行至少一次退火工艺包含在维持 大约1至6小时的条件下进行至少一次退火工艺。
8.如权利要求2的方法，其中进行至少一次的退火工艺，以在该 体衬底中将氧掺杂区域转换成由二氧化硅所构成的介电区域，包含进 行至少一次的退火工艺，以在该体衬底中将氧掺杂区域转换成由二氧 化硅所构成的介电区域，该介电区域具有范围约为10至200纳米的深 度。
9.一种方法，包含：
在由体衬底(30A)、埋入绝缘层(30B)及有源层(30C)所构成 的SOI衬底(30)上形成由多晶硅所构成的栅极电极(34)，该栅极电 极(34)在其上形成有保护层(34A)；
在形成栅极电极(34)与该保护层(34A)后即进行至少一次氧注 入工艺，以将氧原子导入该体衬底(30A)，并由此在该体衬底(30A) 中形成复数个氧掺杂区域(52)；以及
进行至少一次退火工艺，以在该体衬底(30A)中将该氧掺杂区域 (52)转换为由二氧化硅所构成的介电区域(45)，该介电区域(45) 关于该栅极电极(34)而自对准，且在该体衬底(30A)表面下方具有 范围约为10至200纳米的深度。
10.如权利要求9的方法，其中进行至少一次氧注入工艺包含以剂 量约为1e17至5e18离子/平方公分的氧并在能级范围约为10至100k电 子伏特的条件下进行氧注入工艺。
11.如权利要求9的方法，其中进行至少一次退火工艺包含在温度 范围大约1100至1400℃的条件下进行至少一次退火工艺。
12.如权利要求9的方法，其中进行至少一次退火工艺包含在维持 大约1至6小时的条件下进行至少一次退火工艺。
13.一种半导体器件，包含：
栅极电极(34)，形成在由体衬底(30A)、埋入绝缘层(30B)及 有源层(30C)所构成的SOI衬底(30)上；以及
复数个形成在该体衬底(30A)中的介电区域(45)，该介电区域 (45)关于该栅极电极(34)而自对准，且该介电区域(45)的介电 常数小于该体衬底(30A)的介电常数。
14.如权利要求13的器件，其中该介电区域(45)由二氧化硅所 构成。
15.如权利要求13的器件，其中该介电区域(45)在该体衬底(30A) 表面下方具有范围约为10至200纳米的深度。
16.如权利要求13的器件，进一步包含位于该栅极电极(34)上 方的保护层(34A)，该保护层由氮化硅、氮氧化硅、氧化物、聚亚醯 膜、有机抗反射镀膜等的至少一个所构成。
技术领域
本发明关于半导体制造技术，尤其关于在体硅(bulk silicon)衬底 具有增强自对准介电区域的绝缘体上硅(SOI)型半导体器件的制造方 法。
背景技术
因为晶体管石以连续的方式按比例缩小以满足于科技进步的要 求，故器件的可靠度支配着相关的电源供应电压的降低。因此，科技 世代的交替之间往往附带着晶体管操作电压的降低。已知，与在体硅 (bulk silicon)衬底上所制造的类似尺寸的晶体管相比，在绝缘体上硅 型(SOI)衬底上所制造的晶体管器件在较低的操作电压下具有较好的 性能。SOI器件在较低操作电压下所具有的较佳性能，主要是因为SOI 器件较之于类似尺寸的体硅器件具有较低的结电容。在SOI器件中所 埋入的氧化物层，将有源晶体管区域与体硅衬底分开，故降低了结电 容。
图1说明了在一个例示绝缘体上硅型(SOI)衬底11上制造一个 例示晶体管10的范例。如图所示，该SOI衬底11包含体衬底11A、 埋入绝缘层11B以及有源层11C。该晶体管10包含栅极绝缘层14、栅 极电极16、侧壁间隔19、漏极区域18A以及源极区域18B。在该有源 层11C处形成复数个沟槽隔离区域17。图1还显示在绝缘材料层21 处形成复数个导电接触20。该导电接触20提供漏极与源极18A、18B 的电性连接。如所构成的，该晶体管10在该栅极绝缘层14下的有源 区域11C中，定义了沟道区域12。该体衬底11A一般均掺有适当的掺 杂剂材料，例如，像用以形成NMOS器件的硼或二氟化硼的P型掺杂 剂，或者像是用以形成PMOS器件的砷或磷的N型掺杂剂。一般说来， 体衬底11A的掺杂浓度大约在1015离子/立方公分的范围。所埋入的绝 缘层11B可由二氧化硅构成，且其厚度约为50至360纳米(500至3600 埃)。有源层11C可由掺杂的硅构成，且其厚度约为5至30纳米(50 至300埃)。
在SOI衬底上所制造的晶体管比在体硅衬底上所制造的晶体管具 有许多性能上的优势。例如，在SOI衬底上所制造的互补式金属氧化 物半导体(complementary-metal-oxide-semiconductor；简称CMOS)则 较不倾向于将电容性耦合关闭，这称之为闩锁(latch-up)。此外，一般 说来在SOI衬底上所制造的晶体管均具有较大的驱动电流及较高的跨 导(transconductance)值。另外，若与类似尺寸的体硅晶体管作比较， 深亚微米SOI晶体管对于短沟道效应具有较佳的免疫性。
虽然与类似尺寸的体硅器件相比，SOI器件在性能上具有一定的优 势，但是SOI器件页具有与所有薄膜型晶体管相同的特定性能问题。 例如，SOI晶体管的有源组件制造在薄膜有源层11C之中。将薄膜晶 体管的尺寸按比例缩小需要有源层11C的厚度也跟着降低。然而，在 降低有源层11C的厚度之后，相对地提高了有源层11的电阻。如此可 能对晶体管的性能造成负面的冲击，因为在具有高电阻的导电体的中 制造晶体管组件导致了晶体管10驱动电流的降低。再者，当SOI器件 的有源层11C厚度持续地降低，则造成器件阈值电压(VT)的改变。 简单地说，当有源层11C的厚度降低时，器件的阈值电压就会变得不 稳定。如此，即使可能也很难在例如微处理器、存储器件、逻辑器件 等等的现代集成电路器件中使用这类的不稳定器件。
另外，在集成电路的设计中时常需要考虑到开路漏电流(off-state leakage current)，因为这类的电流将增加功耗。这种功耗的增加，对许 多采用集成电路的现代的便携消费型设备而言，例如便携式计算机， 具有不良的影响。最后，在完全耗尽的SOI结构持续降低其器件尺寸 时，可能造成随之增加的短沟道效应。也就是说，在这类完全耗尽器 件中，至少某些漏极18A电场的电力线可通过相对较厚(200至360nm) 的埋入绝缘层11B而与晶体管10的沟道区域12相耦合。就理论上而 言，这类问题可通过降低埋入绝缘层11B的厚度及/或通过增加体硅衬 底11A的掺杂浓度来解决。然而，如果这么做的话，将导致漏极18A、 源极18B与体衬底11A之间的结电容的增加，故失去了SOI技术的主 要优势，也就是降低这种结电容。
本发明关于一种能够解决或至少降低以上所提及的某些或全部问 题的器件，以及制造这类器件的方法。
发明内容
在某一说明性实施例中，该器件包含形成于SOI结构上的栅极电 极以及形成于体衬底中复数个介电区域，其中该SOI结构具有体衬底、 埋入绝缘层及有源层，该介电区域关于栅极电极自对准并具有小于体 衬底介电常数的介电常数。在进一步的实施例中，该介电区域由二氧 化硅所构成。
附图说明
本发明可通过参考以下的描述并配合所附图式而加以理解，其中 相同的参考数字标示相同的组件，且其中：
图1是用以说明现有技术中在SOI衬底上所制作的半导体器件的 剖面示意图；
图2是依照本发明一个说明性实施例的半导体器件的剖面示意图； 以及
图3A至图3C是用以说明本发明在SOI衬底上形成半导体器件的 方法的剖面示意图。
本发明虽具有不同的修饰及替代形式，但所附图式仅是以列举范 例的方式来显示本发明的特殊实施例，并已详细说明。然而，应当理 解的是，在此对特殊实施例的描述并不意图将本发明局限于所揭露的 特定形式，相反地，其意图在于将本发明的所有修改、等同及替代形 式均涵盖于本发明的精神与范畴之内，如随附的权利要求所定义的那 样。
具体实施方式
现在通过参考所附图式来说明本发明。虽然图式中所显示的半导 体器件的不同区域与结构均具有非常精确而清晰的形态与轮廓，本领 域技术人员应知道，事实上这些区域与结构并无法如图式般地精确。 此外，与所制造的器件的特点及区域尺寸相比，图式中所显示的各项 特点及掺杂区域的相对尺寸可能被放大或缩小。然而，所附录的图式 是用于方便描述及解释本发明的说明性实施例。此处所使用的文字或 词汇应理解及解释为与相关领域技术人员所理解的文字与词汇具有一 致的意义。专有名词及词汇没有特别定义时，即不同于本领域技术人 员所理解的正常与习惯的意义，不另行对专有名词或词汇另行定义。 在需要使用一个具有特殊意义的专有名词或词汇时，也就是具有不同 于本领域技术人员所理解的意义，则以直接且毫不含糊地提供该项专 有名词或词汇的特殊定义的方式，将这种特殊的意义阐明及定义在本 说明书之内。
一般说来，本发明关于一种在体硅衬底中具有增加的自对准介电 区域的SOI半导体器件的制造方法。虽然本发明一开始将以揭露 NMOS晶体管的形成作为范例，然而本领域技术人员在完全阅读完本 案之后应当理解，本发明并不具有如此的局限性。更确切地说，本发 明可用于各种不同的技术，例如NMOS、PMOS、CMOS等等，并可 用于各种不同类型的器件，例如存储器件、微处理器、逻辑器件等等。
图2说明依照本发明的一个实施例所形成的NMOS晶体管32。如 图所示，该晶体管32形成于SOI衬底30之上。在一个说明性实施例 中，该SOI衬底30由体衬底30A、埋入绝缘层30B以及有源层30C 所构成。当然，图2仅说明了整个衬底或晶圆的一小部份。在该说明 性实施例中，在形成NMOS晶体管的部位可将体衬底30A以P型掺杂 材料例如，硼或二氟化硼等等来进行掺杂，并具有大约1015离子/立方 公分的掺杂浓度。在一个实施例中，该埋入绝缘层30B的厚度约为5 至50纳米(50至500埃)，并可由例如二氧化硅所构成。该有源层30C 的厚度约为5至30纳米(50至300埃)，且在NMOS器件的情况下， 可用P型掺杂材料来进行掺杂。然而，该SOI衬底30的细部结构不应 视为是对本发明的限制，除非明确地将这样的局限性阐明于附录的权 利要求之中。
如图2所示，该晶体管32由栅极绝缘层36、栅极电极34、侧壁 间隔44及源极/漏极区域42所构成。图2中还显示形成于该有源层30C 中的隔离区域48以及形成于绝缘材料层31中的复数个导电接触46。 本领域技术人员应理解，该接触46是用于提供与晶体管32的源极/漏 极区域42建立电性接触的手段。
根据本发明，在该体衬底30A中被源极/漏极区域42所占据的区 域下方形成复数个介电区域45。在完全阅读完本发明之后应理解，该 介电区域45关于栅极电极34而自对准，关于这一点将于下文中进行 更进一步的描述。该介电区域45可由不同的材料构成，且可通过不同 的技术来形成。在某说明性实施例中，介电区域45在体衬底30A的表 面39下方的深度47的范围约为10至200纳米，且由二氧化硅所构成。
图3A至图3C是说明可用于形成此处所描述的半导体器件方法的 某一说明性实施例。图3A说明在某一制造阶段的器件，其中在有源层 30C中已形成沟槽隔离区域48，并在该有源层30C的上方已形成栅极 绝缘层36与栅极电极34。图3A中还显示有形成于该栅极电极34上 方的保护层34A。该保护层34A将在后续的氧注入工艺期间作为保护 栅极电极34之用，以下将对此作进一步的说明。
该沟槽隔离区域48、栅极绝缘层36与栅极电极34可由各种不同 的材料所构成，而且这些部件可通过各种不同的已知技术而形成。例 如，该栅极绝缘层36可由热成长的二氧化硅层所构成。该栅极电极34 可由掺杂的多晶硅或金属所构成。该栅极电极34可通过沉积一层例如 多晶硅材料，并通过在所沉积的材料层上执行一次或多次的蚀刻工艺 以由此定义该栅极电极34的方式而形成。该保护层34A可为完成后的 器件的固定部分，或者在本质上即可被牺牲，也就是，其可在执行以 下的氧注入工艺之后而予以移除。该保护层34A页可用于其它的工艺， 例如，其页可作为形成于多晶硅层上方的抗反射镀膜层，以降低步进 器曝光工艺期间的反射，该步进器曝光工艺用于在多晶硅层上形成图 案化的光刻胶层。一般说来，该保护层34A可由各种不同的材料所构 成，例如氮化硅、氮氧化硅、氧化物、聚亚醯膜(polyimide)、有机抗 反射镀膜层等等，且其厚度范围约为20至300纳米。该保护层34A可 通过各种不同的技术而形成，例如通过化学气相沉积工艺。
接着，如图3B所示，在形成栅极电极34之后，即进行如箭头50 所指示的离子注入工艺，以在体衬底30A之中注入氧原子。这种注入 工艺对于栅极电极34与沟槽隔离区域48自对准。该注入工艺50可通 过使用剂量约为1e17至5e18离子/平方公分的氧，并在能级范围约为10 至100k电子伏特的条件下进行。这将导致在体衬底30A中形成复数个 氧掺杂区域52。该氧注入工艺50可以在栅极电极34形成后的任何时 间进行。
在图3C中所显示的结构说明了一个处理点，其中已进行至少一次 退火工艺，以将该氧掺杂区域52(请见图3B)转换成二氧化硅介电区 域45。在某一实施例中，该退火工艺是在温度范围大约1100至1400 ℃并维持大约1至6小时的条件下进行。该退火工艺可在传统的炉内 进行。假使将进行一次退火工艺以形成二氧化硅介电区域45，则可能 在形成至少一些器件的其它掺杂区域(例如源极/漏极区域42)之前即 进行该退火工艺。此后，即进行传统的半导体制造操作，以完成如图2 所示的晶体管32的形成。也就是说，该侧壁间隔44、源极/漏极区域 42及接触46可使用各种不同的技术及材料来形成。
通过对本发明的使用，可在器件尺度持续缩小的情形下，减低或 避免在源极/漏极区域42与体衬底30A之间的寄生电容所产生的负面 冲击。在本发明中，这是由在体衬底30A中形成局部的介电区域45来 实现的，其中该区域45较之于体衬底30A具有较低的介电常数。更确 切地说，在该说明性实施例中，该区域45是以自对准的方式形成在该 体衬底30A之中，使得该区域45置于体衬底30A的将由该晶体管32 的源极/漏极区域42所占据的区域下方。
本发明一般涉及在体硅衬底具有增加的自对准介电区域的绝缘体 上硅(SOI)型半导体器件的制造方法。在某一说明性实施例中，该方 法包含：在由体衬底、埋入绝缘层及有源层所构成的SOI衬底上形成 栅极电极，该栅极电极具有在其上形成的保护层；以及在形成栅极电 极后，在体衬底上形成复数个介电区域，该介电区域关于该栅极电极 而自对准，而该介电区域的介电常数小于该体衬底的介电常数。在进 一步实施例中，该方法包含：在由体衬底、埋入绝缘层及有源层所构 成的SOI衬底上形成栅极电极，该栅极电极具有在其上形成的保护层； 在形成该栅极电极与该保护层之后即进行至少一次氧注入工艺，以在 体衬底中导入氧原子，并由此在体衬底中形成复数个氧掺杂区域；以 及进行至少一次的退火工艺，以在体衬底中将氧掺杂区域转换成由二 氧化硅所构成的介电区域。
在某一说明性实施例中，该器件包含形成在SOI结构上的栅极电 极，该SOI结构由体衬底、埋入绝缘层及有源层所构成，并在该体衬 底中形成复数个介电区域，该介电区域关于栅极电极而自对准，并较 之于该体衬底具有较小的介电常数。在进一步实施例中，该介电区域 由二氧化硅所构成。
以上所揭露的特殊实施例仅作为说明的目的，因为本领域技术人 员在获悉此处所揭露的内容后，可轻易地修改本发明而以不同但却均 等的方式实施本发明。例如，以上所阐明的工艺步骤可通过不同的次 序来执行。此外，除了如以下的权利要求所描述者外，本发明并不意 图将其内容局限于此处所显示的细部结构或设计。因此，可以对以上 所揭露的说明性实施例进行替换或修改，而所有这样改变均视为涵盖 于本发明的范围与精神之内。据此，本发明所寻求的专利保护阐明于 以下的权利要求中。
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