中继电路和方法、控制器局域网以及CT设备
专利汇可以提供中继电路和方法、控制器局域网以及CT设备专利检索，专利查询，专利分析的服务。并且本 发明 提供了一种用于 控制器 局域网的中继 电路 和方法、控制器局域网以及CT设备。根据本发明的中继电路，当一侧接收端首先接收到显性电平时， 锁 定另一侧接收端向本侧发送端的转发，并且将显性电平转发至另一侧的发送端，此后，当本侧接收端从显性电平变为隐性电平时，延迟预定时段后启动另一接收端向本侧发送端的转发；并且，当两侧接收端同时接收到显性电平时，分别锁定对方侧接收端向本侧发送端的转发，此后，当一侧或两侧接收端从显性电平变为隐性电平时，分别启动对方侧接收端向本侧发送端的转发。本发明的中继电路优选通过可编程逻辑芯片实现，并且优选用于CT设备领域。，下面是中继电路和方法、控制器局域网以及CT设备专利的具体信息内容。
1.一种用于控制器局域网的中继电路（22），包括：
第一接收端（RX_A），用于从第一控制器局域网部分（21A）接收信号；
第二接收端（RX_B），用于从第二控制器局域网部分（21B）接收信号；
第一发送端（TX_A），用于向所述第一控制器局域网部分（21A）发送信号；
第二发送端（TX_B），用于向所述第二控制器局域网部分（21B）发送信号；
第一转发逻辑门单元（32A、52A、72A），连接于所述第一接收端（RX_A）与所述第二发送端（TX_B）之间；
第二转发逻辑门单元（32B、52B、72B），连接于所述第二接收端（RX_B）与所述第一发送端（TX_A）之间；以及
一个锁定单元（31），用于控制对所述第一转发逻辑门单元（32A、52A、72A）和所述第二转发逻辑门单元（32A、52A、72A）的锁定，
其中，当在所述第一接收端（RX_A）、所述第二接收端（RX_B）、所述第一发送端（TX_A）和所述第二发送端（TX_B）都处于隐性电平的情况下所述第一接收端（RX_A）首先接收到显性电平时，所述锁定单元（31）锁住所述第二转发逻辑门单元（32B、52B、72B），以阻止所述第二接收端（RX_B）向所述第一发送端（TX_A）的转发，并且所述第一转发逻辑门单元（32A、
52A、72A）将显性电平转发至所述第二发送端（TX_B），此后，当所述第一接收端（TX_A）从显性电平变为隐性电平时，所述锁定单元（31）在延迟第一预定时段（tp1）后释放对所述第二转发逻辑门单元（32B、52B、72B）的锁定；
当在所述第一接收端（RX_A）、所述第二接收端（RX_B）、所述第一发送端（TX_A）和所述第二发送端（TX_B）都处于隐性电平的情况下所述第二接收端（RX_B）首先接收到显性电平时，所述锁定单元（31）锁住所述第一转发逻辑门单元（32A、52A、72A），以阻止所述第一接收端（RX_A）向所述第二发送端（TX_B）的转发，并且所述第二转发逻辑门单元（32B、52B、
72B）将显性电平转发至所述第一发送端（TX_A），此后，当所述第二接收端（RX_B）从显性电平变为隐性电平时，所述锁定单元（31）在延迟第二预定时段（tp2）后释放对所述第一转发逻辑门单元（32A、52A、72A）的锁定；以及
当在所述第一接收端（RX_A）、所述第二接收端（RX_B）、所述第一发送端（TX_A）和所述第二发送端（TX_B）都处于隐性电平的情况下所述第一接收端（RX_A）和所述第二接收端（RX_A）同时接收到显性电平时，所述锁定单元（31）锁住所述第一转发逻辑门单元（32A、
52A、72A）以及所述第二转发逻辑门单元（32B、52B、72B），以分别阻止所述第一接收端（RX_A）向所述第二发送端（TX_B）的转发以及所述第二接收端（RX_B）向所述第一发送端（TX_B）的转发，此后，当所述第一接收端（RX_A）和/或所述第二接收端（RX_B）从显性电平变为隐性电平时，所述锁定单元（31）相应地释放对所述第二转发逻辑门（32B、52B、72B）和/或所述第一转发逻辑门单元（32A、52A、72A）的锁定。
2.如权利要求1所述的中继电路（22），其中
所述锁定单元（31）包括：
第一转发锁定单元（511A），连接于所述第一接收端（RX_A）与所述第二转发逻辑门单元（52B）之间；
第二转发锁定单元（511B），连接于所述第二接收端（RX_B）与所述第一转发逻辑门单元（52A）之间；
第一延迟锁定单元（512A），连接于所述第一发送端（TX_A）与所述第一转发逻辑门单元（52A）之间；以及
第二延迟锁定单元（512B），连接于所述第二发送端（TX_B）与所述第二转发逻辑门单元（52B）之间，
其中，当在所述第一接收端（RX_A）、所述第二接收端（RX_B）、所述第一发送端（TX_A）和所述第二发送端（TX_B）都处于隐性电平的情况下所述第一接收端（RX_A）首先接收到显性电平时，所述第一转发锁定单元（511A）锁住所述第二转发逻辑门单元（52B），以阻止所述第二接收端（RX_B）向所述第一发送端（TX_A）的转发，并且所述第一转发逻辑门单元（52A）将显性电平转发至所述第二发送端（TX_B），此后，当所述第一接收端（RX_A）从显性电平变为隐性电平时，所述第一转发锁定单元（511A）释放对所述第二转发逻辑门单元（52B）的锁定，并且所述第二延迟锁定单元（512B）将所述第二转发逻辑门（52B）锁住所述第一预定时段（tp1）后释放；
当在所述第一接收端（RX_A）、所述第二接收端（RX_B）、所述第一发送端（TX_A）和所述第二发送端（TX_B）都处于隐性电平的情况下所述第二接收端（RX_B）首先接收到显性电平时，所述第二转发锁定单元（511B）锁住所述第一转发逻辑门单元（52A），以阻止所述第一接收端（RX_A）向所述第二发送端（TX_B）的转发，并且所述第二转发逻辑门单元（52B）将显性电平转发至所述第一发送端（TX_A），此后，当所述第二接收端（RX_B）从显性电平变为隐性电平时，所述第二转发锁定单元（511B）释放对所述第一转发逻辑门单元（52A）的锁定，并且所述第一延迟锁定单元（512A）将所述第一转发逻辑门（52A）锁定所述第二预定时段（tp2）后释放；以及
当在所述第一接收端（RX_A）、所述第二接收端（RX_B）、所述第一发送端（TX_A）和所述第二发送端（TX_B）都处于隐性电平的情况下所述第一接收端（RX_A）和所述第二接收端（TX_B）同时接收到显性电平时，所述第一转发锁定单元（511A）锁住所述第二转发逻辑门单元（52B），以阻止所述第二接收端（RX_B）向所述第一发送端（TX_A）的转发，并且所述第二转发锁定单元（511B）锁住所述第一转发逻辑门单元（52A），以阻止所述第一接收端（RX_A）向所述第二发送端（TX_B）的转发，此后，当所述第一接收端（RX_A）和/或所述第二接收端（RX_B）从显性电平变为隐性电平时，所述第一转发锁定单元（511A）和/或所述第二转发锁定单元（511B）相应地释放对所述第二转发逻辑门（52B）和/或所述第一转发逻辑门单元（52A）的锁定。
3.如权利要求2所述的中继电路（22），其中
所述第一延迟锁定单元（512A）包括由第一非门（611）和第一延迟器（621）构成的第一串联电路，所述第一串联电路的输入端连接至所述第一发送端（TX_A）；
所述第二延迟锁定单元（512B）包括由第二非门（612）和第二延迟器（622）构成的第二串联电路，所述第二串联电路的输入端连接至所述第二发送端（TX_B）；
所述第一转发锁定单元（511A）包括第三非门（613），所述第三非门（613）的输入端连接至所述第一接收端（RX_A）；
所述第二转发锁定单元（511B）包括第四非门（614），所述第四非门（614）的输入端连接至所述第二接收端（RX_B）；
所述第一逻辑门单元（52A）包括第一与门（631）、第一或门（641）和第二或门（642），所述第一与门（631）的第一输入端连接至所述第四非门（614）的输出端，所述第一与门（631）的第二输入端连接至所述第二发送端（TX_B），所述第一与门（631）的输出端连接至所述第二或门（642）的第二输入端，所述第二或门（642）的第一输入端连接至所述第一串联电路的输出端，所述第二或门（642）的输出端连接至所述第一或门（641）的第二输入端，所述第一或门（641）的第一输入端连接到所述第一接收端（RX_A），并且所述第一或门（641）的输出端连接至所述第二发送端（TX_B）；以及
所述第二逻辑门单元（52B）包括第二与门（632）、第三或门（643）和第四或门（644），所述第二与门（632）的第一输入端连接到所述第三非门（613）的输出端，所述第二与门（632）的第二输入端连接至所述第一发送端（TX_A），所述第二与门（632）的输出端连接至所述第四或门（644）的第二输入端，所述第四或门（644）的第一输入端连接至所述第二串联电路的输出端，所述第四或门（644）的输出端连接至所述第三或门（643）的第二输入端，所述第三或门（643）的第一输入端连接至所述第二接收端（RX_B），并且所述第三或门（643）的输出端连接到所述第一发送端（TX_A）。
4.如权利要求1所述的中继电路（22），其中
所述锁定单元（31）包括：
第一转发锁定单元（711A），连接于所述第一接收端（RX_A）与所述第二转发逻辑门单元（72B）之间；
第二转发锁定单元（711B），连接于所述第二接收端（RX_B）与所述第一转发逻辑门单元（72A）之间；以及
一个延迟锁定单元（712），用于根据来自所述第一发送端（TX_A）的信号、来自第一转发锁定单元（711A）的信号、来自所述第二发送端（TX_B）的信号以及来自第二转发锁定单元（711B）的信号控制对所述第一转发逻辑门单元（72A）和所述第二转发逻辑门单元（72B）的锁定延迟，
其中，当在所述第一接收端（RX_A）、所述第二接收端（RX_B）、所述第一发送端（TX_A）和所述第二发送端（TX_B）都处于隐性电平的情况下所述第一接收端（RX_A）首先接收到显性电平时，所述第一转发锁定单元（711A）锁住所述第二转发逻辑门单元（72B），以阻止所述第二接收端（RX_B）向所述第一发送端（TX_A）的转发，并且所述第一转发逻辑门单元（72A）将显性电平转发至所述第二发送端（TX_B），此后，当所述第一接收端（RX_A）从显性电平变为隐性电平时，所述第一转发锁定单元（711A）释放对所述第二转发逻辑门单元（72B）的锁定，并且所述延迟锁定单元（712）将所述第二转发逻辑门（72B）锁住所述第一预定时段（tp1）后释放；
当在所述第一接收端（RX_A）、所述第二接收端（RX_B）、所述第一发送端（TX_A）和所述第二发送端（TX_B）都处于隐性电平的情况下所述第二接收端（RX_A）首先接收到显性电平时，所述第二转发锁定单元（711B）锁住所述第一转发逻辑门单元（72A），以阻止所述第一接收端（RX_A）向所述第二发送端（TX_A）的转发，并且所述第二转发逻辑门单元（72B）将显性电平转发至所述第一发送端（TX_A），此后，当所述第二接收端（RX_B）从显性电平变为隐性电平时，所述第二转发锁定单元（711B）释放对所述第一转发逻辑门单元（72A）的锁定，并且所述延迟锁定单元（712）将所述第一转发逻辑门单元（72A）锁定第二预定时段（tp2）后释放；以及
当在所述第一接收端（RX_A）、所述第二接收端（RX_B）、所述第一发送端（TX_A）和所述第二发送端（TX_B）都处于隐性电平的情况下所述第一接收端（RX_A）和所述第二接收端（RX_B）同时接收到显性电平时，所述第一转发锁定单元（711A）锁住所述第二转发逻辑门单元（72B），以阻止所述第二接收端（RX_B）向所述第一发送端（TX_A）的转发，并且所述第二转发锁定单元（711B）锁住所述第一转发逻辑门单元（72A），以阻止所述第一接收端（RX_A）向所述第二发送端（TX_B）的转发，此后，当所述第一接收端（RX_A）和/或所述第二接收端（RX_B）从显性电平变为隐性电平时，所述第一转发锁定单元（711A）和/或所述第二转发锁定单元（711B）相应地释放对所述第二转发逻辑门单元（72B）和/或所述第一转发逻辑门单元（72A）的锁定。
5.一种用于控制器局域网的中继电路（22），包括：
第一接收端（RX_A）、第二接收端（RX_B）、第一发送端（TX_A）和第二发送端（TX_B）；
由第一非门（611）和第一延迟器（621）构成的第一串联电路，所述第一串联电路的输入端连接至所述第一发送端（TX_A）；
由第二非门（612）和第二延迟器（622）构成的第二串联电路，所述第二串联电路的输入端连接至所述第二发送端（TX_B）；
第三非门（613），所述第三非门（613）的输入端连接至所述第一接收端（RX_A）；
第四非门（614），所述第四非门（614）的输入端连接至所述第二接收端（RX_B）；
第一与门（631）、第一或门（641）和第二或门（642），所述第一与门（631）的第一输入端连接至所述第四非门（614）的输出端，所述第一与门（631）的第二输入端连接至所述第二发送端（TX_B），所述第一与门（631）的输出端连接至所述第二或门（642）的第二输入端，所述第二或门（642）的第一输入端连接至所述第一串联电路的输出端，所述第二或门（642）的输出端连接至所述第一或门（641）的第二输入端，所述第一或门（641）的第一输入端连接到所述第一接收端（RX_A），并且所述第一或门（641）的输出端连接至所述第二发送端（TX_B）；以及
第二与门（632）、第三或门（643）和第四或门（644），所述第二与门（632）的第一输入端连接到所述第三非门（613）的输出端，所述第二与门（632）的第二输入端连接至所述第一发送端（TX_A），所述第二与门（632）的输出端连接至所述第四或门（644）的第二输入端，所述第四或门（644）的第一输入端连接至所述第二串联电路的输出端，所述第四或门（644）的输出端连接至所述第三或门（643）的第二输入端，所述第三或门（643）的第一输入端连接至所述第二接收端（RX_B），并且所述第三或门（643）的输出端连接到所述第一发送端（TX_A）。
6.如权利要求1-5中的任一项所述的中继电路（22），其中所述中继电路（22）由可编程逻辑芯片实现。
7.一种控制器局域网，包括第一控制器局域网部分（21A）和第二控制器局域网部分（21B），其中，所述第一控制器局域网部分（21A）与所述第二控制器局域网部分（21A）之间连接有如权利要求1-6中的任一项所述的中继电路（22）以及用于将所述第一控制器局域网部分（21A）和所述第二控制器局域网部分（21B）进行电气隔离的光耦器件（24）。
8.如权利要求7所述的控制局域网，其中，所述光耦器件（24）连接在所述中继电路（22）与所述第二控制局域网部分（21B）之间，或者连接在所述中继电路（22）与所述第一控制局域网部分（21A）之间。
9.一种计算机X射线断层扫描（CT）设备，包括如权利要求7或8所述的控制器局域网。
10.一种用于包括中继电路（22）的控制器局域网的中继方法，所述中继电路（22）包括：第一接收端（RX_A），用于从第一控制器局域网部分（21A）接收信号；第二接收端（RX_B），用于从第二控制器局域网部分（21B）接收信号；第一发送端（TX_A），用于向所述第一控制器局域网部分（21A）发送信号；以及第二发送端（TX_B），用于向所述第二控制器局域网部分（21B）发送信号，其中所述中继方法包括：
当在所述第一接收端（RX_A）、所述第二接收端（RX_B）、所述第一发送端（TX_A）和所述第二发送端（TX_B）都处于隐性电平的情况下所述第一接收端（RX_A）首先接收到显性电平时，锁定所述第二接收端（RX_B）向所述第一发送端（TX_A）的转发，并且将显性电平转发至所述第二发送端（TX_B），此后，当所述第一接收端（TX_A）从显性电平变为隐性电平时，延迟第一预定时段（tp1）后启动所述第二接收端（RX_B）向所述第一发送端（TX_A）的转发；
当在所述第一接收端（RX_A）、所述第二接收端（RX_B）、所述第一发送端（TX_A）和所述第二发送端（TX_B）都处于隐性电平的情况下所述第二接收端（RX_B）首先接收到显性电平时，锁定所述第一接收端（RX_A）向所述第二发送端（TX_B）的转发，并且将显性电平转发至所述第一发送端（TX_A），此后，当所述第二接收端（RX_B）从显性电平变为隐性电平时，延迟第二预定时段（tp2）后启动所述第一接收端（RX_A）向所述第二发送端（TX_B）的转发；以及
当在所述第一接收端（RX_A）、所述第二接收端（RX_B）、所述第一发送端（TX_A）和所述第二发送端（TX_B）都处于隐性电平的情况下所述第一接收端（RX_A）和所述第二接收端（RX_B）同时接收到显性电平时，锁定所述第一接收端（RX_A）向所述第二发送端（TX_B）的转发以及所述第二接收端（RX_B）向所述第一发送端（TX_B）的转发，此后，当所述第一接收端（RX_A）和/或所述第二接收端（RX_B）从显性电平变为隐性电平时，相应地启动所述第二接收端（RX_B）向所述第一发送端（TX_B）的转发和/或所述第一接收端（RX_A）向所述第二发送端（TX_B）的转发。
中继电路和方法、控制器局域网以及CT设备
技术领域
背景技术
发明内容
具体实施方式
211B）本身的延时所导致的。由此可见，此时CAN总线的A和B两侧（即第一CAN总线部分
21A和第二CAN总线部分21B）都为显性电平“0”。在此期间，如果第二接收端RX_B上也收到B侧CAN总线的显性电平“0”，即使其不被转发到A侧也不影响两侧电平的一致性。接着，当第一接收端RX_A所接收的信号变为隐性电平“1”后，该隐性电平“1”被转发到第二发送端TX_B，此时表示第一CAN网络部分21A变为空闲，因此理论上应该立即释放第二接收端RX_B到第一发送端TX_A的锁定，以便能够将第二CAN网络部分21B可能发出的显性电平“0”转发到第一CAN网络部分21A。然而，正如以上所提到的，由于信号从第二接收端TX_B转发到第二接收端RX_B会有一段自身电路所导致的延时ti1，所以虽然此时第二发送端TX_B已变为‘1’，但第二接收端RX_B仍会保持一段时间为显性电平“0”，而该显性电平“0”并不是B侧CAN总线上的终端发出的显性电平，仅是由于延迟所导致的“伪显性电平”。如果该“伪显性电平”被转发到第一发送端TX_A，则会造成总线的堵塞，即，如果该“伪显性电平”被转发到第一发送端TX_A，则其经过一段延迟后被转移到第一接收RX_A，然后再被第一转发逻辑门电路32A转发到B侧的第二发送端TX_B，并且经过一段延迟再次被转发到第二接收端TX_B，因此，该“伪显性电平”将在网络中循环，从而导致总线阻塞。为了解决该问题，根据本发明，当第一接收端RX_A所接收的信号变为隐性电平“1”时，锁定单元31不立即释放对第二转发逻辑门单元32B的锁定，而是在延迟一预定时段（保护时间）tp1后再释放该锁定，以防止该“伪显性电平”的转发，并同时能够在保护时间tp1之后将B侧的“真实”电平转发到A侧。该预定时段tp1根据信号从第二接收端TX_B转移到第二接收端RX_B的延时ti1而确定，例如，tp1可以等于或大于ti1。并且，由于实际电路中ti1远小于一个比特的时间长度，因此可以将tp1选择为远小于一个比特的时间长度，例如小于比特长度的10%或1%或更小，在这种情况下，即使在该保护时间tp1期间B侧CAN总线实际发送了显性电平“1”，A侧CAN总线通常也不会丢失该显性电平所对应的比特，因为仅该比特中极小的部分未转发到A侧CAN网络部分中。通过以上的延时保护，一方面防止了网络阻塞，另一方面保证了A、B两侧CAN网络部分中的数据一致。例如，如果保护时间tp1过后第二接收端RX_B仍为显性电平“0”，则该显性电平“0”被转发到第一接收端RX_A，即，释放对第二转发逻辑门单元32B的锁定。如图4A的时段403A所示，第一接收端TX_A在时段403A开始的tp1时段内没有随着第二发送端RX_B而立即变为显性电平“0”，而是保持了预定时段tp1的隐性电平“1”，并且在预定时段tp1之后变为显性电平“0”，从而保证了两侧CAN总线电平的一致性。由此可见，根据本发明，既防止了由于自身收发延迟可能导致的总线堵塞，也保证了两侧CAN总线的信号一致性。
21A的收发器211A转发到第一接收端RX_A，所以第一接收端RX_A经过了延时ti2后再次变为显性电平“0”，此时，CAN中继电路22的各端口的电平状态如图4B的404B端所示，其与图4A中的402A延迟之后的状态类似（区别仅在于将A、B两侧互换），后续处理也将类似。虽然图中未示出，但同样地，当第二接收端RX_B变为隐性电平“1”时，锁定单元31释放对第一转发逻辑门32A单元的锁定，使得第一接收端RX_A的显性电平“0”直接转发到第二发送端TX_B，或者，当第一接收端RX_A和第二接收端RX_B同时变为隐性电平“1”时，锁定单元
31同时释放对第一转发逻辑门单元32A和第二转发逻辑门单元32B的锁定，此时CAN总线回到空闲状态。
以及当在所述第一接收端RX_A、所述第二接收端RX_B、所述第一发送端TX_A和所述第二发送端TX_B都处于隐性电平的情况下所述第一接收端RX_A和所述第二接收端TX_B同时接收到显性电平时，所述第一转发锁定单元511A锁住所述第二转发逻辑门单元52B，以阻止所述第二接收端RX_B向所述第一发送端TX_A的转发，并且所述第二转发锁定单元511B锁住所述第一转发逻辑门单元52A，以阻止所述第一接收端RX_A向所述第二发送端TX_B的转发，此后，当所述第一接收端RX_A和/或所述第二接收端RX_B从显性电平变为隐性电平时，所述第一转发锁定单元511A和/或所述第二转发锁定单元511B相应地释放对所述第二转发逻辑门单元52B和/或所述第一转发逻辑门单元52A的锁定。
51A包括第一与门631、第一或门641和第二或门642，所述第一与门631的第一输入端连接至所述第四非门614的输出端，所述第一与门631的第二输入端连接至所述第二发送端TX_B，所述第一与门631的输出端连接至所述第二或门642的第二输入端，所述第二或门642的第一输入端连接至所述第一串联电路的输出端，所述第二或门642的输出端连接至所述第一或门641的第二输入端，所述第一或门641的第一输入端连接到所述第一接收端RX_A，并且所述第一或门641的输出端连接至所述第二发送端TX_B；以及所述第二转发逻辑门单元52B包括第二与门632、第三或门643和第四或门644，所述第二与门632的第一输入端连接到所述第三非门613的输出端，所述第二与门632的第二输入端连接至所述第一发送端TX_A，所述第二与门632的输出端连接至所述第四或门644的第二输入端，所述第四或门644的第一输入端连接至所述第二串联电路的输出端，所述第四或门644的输出端连接至所述第三或门643的第二输入端，所述第三或门643的第一输入端连接至所述第二接收端RX_B，并且所述第三或门643的输出端连接到所述第一发送端TX_A。这里的与门、非门、或门、以及延迟器都是逻辑电路的标准逻辑单元，因而不再具体描述。如上所述的，延迟器621、622的具体延时时间可以根据同一侧的发送端到接收端的电路延时来确定，延迟器
621、622可以设置相同或不同的延迟时间。
| 标题 | 发布/更新时间 | 阅读量 |
|---|---|---|
| 三维计算机断层扫描量规 | 2020-05-14 | 716 |
| 一种计算机断层扫描系统 | 2020-05-14 | 948 |
| 谱计算机断层扫描指纹识别 | 2020-05-13 | 549 |
| 计算机断层扫描系统和进行计算机断层扫描的方法 | 2020-05-12 | 351 |
| 标记方法和计算机化断层扫描设备 | 2020-05-14 | 123 |
| 计算机断层扫描设备、计算单元和计算机断层扫描系统 | 2020-05-12 | 771 |
| 用于计算机断层扫描仪的方法和计算机断层扫描仪 | 2020-05-12 | 796 |
| 电子计算机X射线断层扫描仪 | 2020-05-13 | 865 |
| 计算机断层扫描设备 | 2020-05-11 | 352 |
| 计算机断层扫描系统 | 2020-05-11 | 875 |
高效检索全球专利专利汇是专利免费检索,专利查询,专利分析-国家发明专利查询检索分析平台，是提供专利分析，专利查询，专利检索等数据服务功能的知识产权数据服务商。
我们的产品包含105个国家的1.26亿组数据，免费查、免费专利分析。
专利汇分析报告产品可以对行业情报数据进行梳理分析，涉及维度包括行业专利基本状况分析、地域分析、技术分析、发明人分析、申请人分析、专利权人分析、失效分析、核心专利分析、法律分析、研发重点分析、企业专利处境分析、技术处境分析、专利寿命分析、企业定位分析、引证分析等超过60个分析角度，系统通过AI智能系统对图表进行解读，只需1分钟，一键生成行业专利分析报告。
