在常规芯片尺寸的半导体器件中，半导体芯片具有主要包括半导 体衬底，多层布线层以及表面保护膜的结构，所述多层布线层通过在 该半导体衬底的内表面和外表面外部的电路形成表面上，层叠多个绝 缘层和布线层而形成，所述表面保护膜用于覆盖该多层布线层(例如 参见专利文献1)。

在最近研制的包括芯片规模封装(CSP)的小型半导体器件中， 有通过将晶片工艺(前工艺)和封装工艺(后工艺)整合的制造技术 组装的CSP型半导体器件(这种半导体器件称为晶片级CSP或晶片工 艺封装)。
晶片级CSP在其筛选过程中进行老化测试。为了测试，CSP装配 在为此提供的插座上。首先，在半导体芯片的内表面通过臂吸力保持 的状态下，半导体芯片以其主表面与插座的下凹部分相对地布置。在 此状态下所述臂下降，致使封装前进入插座的下凹部分中，且在封装 接触插座下凹部分中的端子之前中断封装的吸力保持，使封装轻微下 落而放置在其预定位置。
在该工艺中，当半导体芯片主表面的端部接触下凹部分的内壁 时，主表面的端部碎裂。如果任一碎裂的硅碎片留在插座的下凹部分 内，则当在测试时半导体芯片的背面受臂加压时会出现半导体芯片表 面上的保护膜被损坏，最终导致保护膜剥离。
而且，如果任何硅碎片留在插座的下凹部分内，则将会发生封装 的突出电极和插座的端子之间出现接触故障的另一问题，导致测试效 率以及测试可靠性下降。
将会发生的另一问题是碎裂导致半导体芯片内部的布线暴露，这 将导致布线腐蚀或断开，从而使半导体芯片出现致命性的缺陷。
本发明的一个目的是提供一种可以防止碎裂的半导体器件及其 制造方法。
本发明的另一目的是提供一种可以有助于提高包括老化测试在 内的筛选过程中的处理效率的半导体器件及其制造方法。
从结合附图的本说明书的下述内容，本发明的上述和其他目的及 新颖特征将更为明显。
下面将简要描述本申请中公开的本发明的典型方面。
根据本发明，提供了一种半导体器件，该器件具有主表面，与所 述主表面相对的背面，和侧面；在所述主表面上形成的集成电路；覆 盖所述主表面的绝缘膜；从绝缘膜露出且在所述主表面上以第一间隔 排列的多个电极；在所述绝缘膜上形成的多个布线，其一端分别电连 接于所述多个电极，另一端分别以大于第一间隔的第二间隔排列；在 所述多个布线的所述另一端上排列的多个突出电极，它们分别电连接 于所述多个布线的所述另一端，其中在所述半导体芯片的主表面的外 围上形成从所述主表面到所述侧面连续的斜面。
根据本发明，提供了一种半导体器件的制造方法，包含步骤：制 备半导体器件，该半导体器件设有主表面，位于所述主表面上的多个 电极，在所述主表面上形成的、用于重布每个所述多个电极的重布线， 具有在所述主表面的外围上形成且倾斜地与所述主表面连续的倾斜表 面的半导体芯片，以及分别连接于所述重布线且不同于所述多个电极 排布的多个突出电极；在所述半导体芯片的主表面朝向所述下凹部分 的底面的状态下，将所述半导体器件放置在插座的下凹部分内；在所 述半导体器件装配在所述插座的下凹部分内的状态下对所述半导体器 件进行电检查。
根据本发明，提供了一种半导体器件制造方法，该方法包含步骤： 制备半导体晶片，该晶片具有主表面，位于所述主表面上的多个电极， 在所述主表面上形成的、用于重布每个所述多个电极的重布线，以及 分别连接于所述重布线的多个芯片区域，其中在每一区域形成不同于 所述多个电极排布的多个突出电极；通过利用成角度的刀片沿分隔芯 片区域的切割区域第一次切割半导体晶片，在每一芯片区域的主表面 外围上形成倾斜地与所述主表面连续的斜面；通过利用厚度比所述成 角度的刀片小的刀片沿所述切割区域进行第二次切割，从而分成单独 的部件，每一部件包括芯片区域，形成分别具有斜面和所述多个突出 电极的多个半导体器件。
根据本发明，还提供了一种半导体器件的制造方法，该方法包含 步骤：制备半导体晶片，该晶片具有主表面，位于所述主表面上的多 个电极，在所述主表面上形成的、用于重布每个所述多个电极的重布 线，以及分别连接于所述重布线的多个芯片区域，其中在每一区域形 成不同于所述多个电极排布的多个突出电极；通过利用成角度的刀片 沿分隔芯片区域的切割区域第一次切割半导体晶片，在每一芯片区域 的主表面外围上形成倾斜地与所述主表面连续的斜面；通过利用厚度 比所述成角度的刀片小的刀片沿所述切割区域进行第二次切割，从而 分成单独的部件，每一部件包括芯片区域，形成分别具有斜面和所述 多个突出电极的多个半导体器件；在构成所述半导体器件的半导体芯 片的主表面朝向插座的下凹部分的底面的状态下，将所述半导体器件 排布在插座的下凹部分内；在所述半导体器件装配在所述插座的下凹 部分内的状态下对所述半导体器件进行电检查。
根据本发明，还提供了一种半导体器件制造方法，该方法包含步 骤：制造半导体器件，该器件具有主表面，位于所述主表面上的多个 电极，在所述主表面的外围上形成的且具有倾斜地与所述主表面连续 的斜面的半导体器件，以及连接于所述电极的多个突出电极；在所述 半导体芯片的主表面朝向插座的下凹部分的底面的状态下，将所述半 导体器件排布在所述下凹部分内；在所述半导体器件装配在所述插座 的下凹部分内的状态下对所述半导体器件进行电检查。
根据本发明，还提供了一种半导体器件的制造方法，该方法包含 步骤：制备半导体晶片，该晶片具有主表面，位于所述主表面上的多 个电极，多个芯片区域，在每一区域内形成分别连接于所述多个电极 的多个突出电极；通过利用成角度的刀片沿分隔芯片区域的切割区域 第一次切割半导体晶片，在每一芯片区域的主表面外围上形成倾斜地 与所述主表面连续的斜面；通过利用厚度比所述成角度的刀片小的刀 片沿所述切割区域进行第二次切割，从而分成单独的部件，每一部件 包括芯片区域，形成分别具有斜面和所述多个突出电极的多个半导体 器件；在构成所述半导体器件的半导体芯片的主表面朝向插座的下凹 部分的底面的状态下，将所述半导体器件排布在插座的下凹部分内； 在所述半导体器件装配在所述插座的下凹部分内的状态下对所述半导 体器件进行电检查。
下面将简要地描述由本发明公开的本发明的某些最典型方面实 现的优点。
在晶片级CSP或裸芯片中，通过斜切在所述半导体器件的主表面 外围上形成倾斜地与所述主表面连续的斜面，用于减小在电检查过程 中其插入插座中时所述斜面接触插座的下凹部分时出现的接触阻力。 此外，在半导体芯片的主表面的外围上没有任何边缘部分，由此可以 防止碎裂，否则当半导体芯片插入插座时可能出现碎裂。因为这样可 以防止任何硅碎片留在插座的下凹部分内，所以可以改善包括老化测 试在内的电检查的可靠性。

图1包括示出了作为本发明的实施例1的半导体器件结构的一个 示例的局部平面图，及其一个拐角部分的局部放大透视图；
图2是图1所示半导体器件结构的一个示例的局部放大透视图；
图3是图1所示半导体器件端部附近结构的局部放大剖面图；
图4是图1所示半导体器件组装的后工艺工序的一个示例的工艺 流程图；
图5是在图4中的组装切割步骤中切割的半导体晶片结构的一个 示例的局部放大平面图；
图6是图5所示半导体晶片结构的局部放大剖面图；
图7是在图4中的切割步骤中斜边切割之前半导体晶片结构的一 个示例的局部放大剖面图；
图8是在图4中的切割步骤的斜边切割第一阶段中切割状态的一 个示例的局部放大剖面图；
图9是图8所示第一阶段之后第二阶段切割中切割状态的一个示 例的局部放大剖面图；
图10是在图9所示第二阶段切割完成之后结构的一个示例的局部 放大剖面图；
图11是示出了在图4所示组装老化步骤中将半导体器件装配在插 座上的方法的一个示例的剖面图；
图12是示出了通过图11所示的装配方法装配插座之后结构的一 个示例的剖面图；
图13是示出了当在图4所示的组装老化步骤中进行老化测试时， 在半导体器件的伸出电极和插座端子之间接触状态的一个示例的剖面 图；
图14是示出了当在图4所示的组装测试步骤中将半导体器件装配 在插座上时，在装配插座之前的状态的一个示例的剖面图；
图15是示出了在图4所示的组装测试步骤中将半导体器件装配在 插座上的状态的一个示例的剖面图；
图16是在图4所示的组装测试步骤中将半导体器件装配在插座上 完成之后结构的一个示例的剖面图；
图17是在图4所示的测试步骤进行功能测试的半导体器件的伸出 电极和插座端子之间接触状态的一个示例的剖面图；
图18是图1所示的半导体器件安装在安装板上的封装结构的一个 示例的局部剖面图；
图19是半导体器件结构的局部放大剖面图，该器件是图1所示的 半导体器件的比较例。
图20是半导体器件结构的一个示例的剖面图，该器件是本发明的
实施例2。

在下面本发明的优选实施例的描述中，相同或类似部件的描述原 则上将不再重复，除非需要重复。
在下面实施例的描述中，尽管任何一个实施例可以认为是被分成 的多个部分或实施例，其中为描述的方便需要这种分割，分出的部分 或实施例并非互不相关，除非以其他方式明确声明，而都是任何部件 或全部其他部件的改进，细节或辅助解释。
在下面实施例的描述中，在提到任何元件的数字(数值，数量， 范围等)时，其数字等不限于声明的数字等，而是大于或小于该声明 数字的任何其他数字都可能接收，除非限制条件明确地声明或从基本 原则来说显而易见。
下面将参照附图详细描述本发明的优选实施例。在示出实施例的 所有附图中，具有相同功能的部件将分别用相同的附图标记来表示， 且不再重复描述。
(实施例1)
图1包括示出了作为本发明的实施例1的半导体器件结构的一个 示例的局部平面图，及其一个拐角部分的局部放大透视图；图2是图1 所示半导体器件结构的一个示例的局部放大透视图；图3是图1所示半 导体器件端部附近结构的局部放大剖面图；图4是图1所示半导体器件 组装的后工艺工序的一个示例的工艺流程图；图5是在图4中的组装切 割步骤中切割的半导体晶片结构的一个示例的局部放大平面图；图6 是图5所示半导体晶片结构的局部放大剖面图；图7是在图4中的切割步 骤中斜边切割之前半导体晶片结构的一个示例的局部放大剖面图；图8 是在图4中的切割步骤的斜边切割第一阶段中切割状态的一个示例的 局部放大剖面图；图9是图8所示第一阶段之后第二阶段切割中切割状 态的一个示例的局部放大剖面图；图10是在图9所示第二阶段切割完成 之后结构的一个示例的局部放大剖面图；图11是示出了在图4所示组装 老化步骤中将半导体器件装配在插座上的方法的一个示例的剖面图； 图12是示出了通过图11所示的装配方法装配插座之后结构的一个示例 的剖面图；图13是示出了当在图4所示的组装老化步骤中进行老化测试 时，在半导体器件的伸出电极和插座端子之间接触状态的一个示例的 剖面图；图14是示出了当在图4所示的组装测试步骤中将半导体器件装 配在插座上时，在装配插座之前的状态的一个示例的剖面图；图15是 示出了在图4所示的组装测试步骤中将半导体器件装配在插座上的状 态的一个示例的剖面图；图16是在图4所示的组装测试步骤中将半导体 器件装配在插座上完成之后结构的一个示例的剖面图；图17是在图4 所示的测试步骤进行功能测试的半导体器件的伸出电极和插座端子之 间接触状态的一个示例的剖面图；图18是图1所示的半导体器件安装在 安装板上的封装结构的一个示例的局部剖面图；图19是半导体器件结 构的局部放大剖面图，该器件是图1所示的半导体器件的比较例；图20 是半导体器件结构的一个示例的剖面图，该器件是本发明的实施例2。
该实施例1的半导体器件是通过整合晶片工艺(前工艺)和封装 工艺(后工艺)的制造技术组装的晶片级CSP(也称作“晶片工艺封装”) 5。
参照图1至图3描述晶片级CSP 5的结构，它包含具有主表面2b的 半导体芯片，在该主表面2b上形成的集成电路，作为布置在主表面2b 上的多个电极的焊盘2a，在主表面2b上形成的用于改变多个焊盘2a和 在主表面2b上形成的绝缘膜的布置的重布线2e，以及作为多个分别连 接于重布线2e且不同于多个焊盘2a布置的突出电极的钎料球3，其中在 半导体芯片2的主表面2b外围上形成斜切表面2m，该表面是倾斜地与 主表面2b连续的倾斜表面。在相邻焊盘2a之间的间隔A(第一间隔) 例如为60μm，在钎料球3之间的间隔B(第二间隔)通过重布线2e加宽 至例如200μm。
这样，半导体芯片2具有斜切表面2m，该表面是在主表面2b的外 围斜切出的表面，如图1的放大图所示。当通过使用成角度的刀片9斜 切边缘周围，将晶片切割成单个半导体芯片2时，形成斜切表面2m， 如图7所示。
这种斜切表面2m用于在晶片级CSP组装之后将晶片级CSP 5插 入电检查插座时或类似场合，防止半导体芯片2的主表面2b的边缘被其 自身与插座的接触碎裂。在这种场合，在与主表面2b成45°角的方向上 更可能发生碎裂。这是因为硅的结晶方向相对于主表面2b成45°角，因 此，优选这样形成斜切表面2m，以避免使主表面2b和斜切表面2m形 成的角度为45°。而且，从充分减小在半导体芯片2和插座之间当前者 插入后者中时出现的接触阻力来说，优选形成斜切表面2m，以使主表 面2b和斜切表面2m形成的角度大于45°。
在晶片级CSP中，不象通过用于密封树脂等封装芯片形成的半导 体器件，半导体芯片2的侧面2d和背面2c是暴露的，因此两侧面2d和背 面2c易于被硅碎片损坏。因此，通过使晶片级CSP 5免于碎裂，对于 侧面2d和背面2c来说也可以获得类似的效果。
而且，在晶片级CSP 5中，钎料球(突出电极)3在外观上类似 于球栅阵列(BGA)，所述钎料球是多个在半导体芯片2的主表面2b 上排列的多个外部端子，如图1所示。  
而且，在晶片级CSP 5中，重布线2e还连接于焊盘2a，它们是在 半导体芯片2的主表面2b上形成的电极，如图2所示，且钎料球3经Au层2s连接于该重布线2e。该重布线2e用于中继目的，以便用可以安装 钎料球3的布置代替由铝等制成的焊盘2a的布置。这样，在晶片级CSP 5中，当焊盘2a的排列间距较窄，而因此作为外部端子的钎料球3不能 直接安装在焊盘2a上时，利用重布线2e加宽间距，以便能够安装钎料 球3，且钎料球3连接于重布线2e。
这样可以阵列形式排布多个钎料球3。
顺便提及的是，重布线2e具有三层结构，例如包含Ni层2p，Cu层2q和Cr层2r。Ni层2p，Cu层2q和Cr层2r依次从表面一侧向内排布， 且Cr层2r连接于焊盘2a。Ni层2p经Au层2s连接于钎料球3，以便更好 地连接钎料球3。
而且，在硅衬底2k上，分别经绝缘层2f形成金属布线层，该绝缘 层是如图3所示的夹层绝缘膜。例如，在硅衬底2k上，分别经绝缘层2f 形成第一层金属布线M1，第二层金属布线M2和第三层金属布线M3。 第一层金属布线M1和第二层金属布线M2互相连接，第二层金属布线 M2和第三层金属布线M3也是这样，都经过插塞2j。此外，图3所示的 第三层金属布线M3对应于图2中的焊盘2a的布线层。
而且，如图2所示，在主表面2b上形成的焊盘2a除了在它连接于 重布线2e的部分之外由保护膜2g覆盖，该薄膜为钝化膜。在保护膜2g 上，以层叠的方式形成第一绝缘膜2h，然后在该第一绝缘膜2h上层叠 重布线2e。而且，在重布线2e上，在失去与钎料球3的连接部分的状态 下层叠第二绝缘膜2i。
顺便提及的是，保护膜2g包括例如SiN，且第一绝缘膜2h和第二 绝缘膜2i包括例如聚酰亚胺等。
在半导体芯片2的主表面2b上的保护膜2g上，在离薄膜端部规定 距离(例如，约几十μm)的位置切割出抗碎裂槽2n，如图3所示。该 槽2n的存在可以防止碎裂前进更远而超过槽2n。
现在，在多个布线层(第一层金属布线M1，第二层金属布线M2 和第三层金属布线M3)的顶面和底面上形成的绝缘层(夹层绝缘膜) 的厚度方向上部分或全部倾斜地横跨的状态下，形成晶片级CSP 5的 半导体芯片2的斜切表面2m。
而且，斜切表面2m在所述多个布线层(例如，第一层金属布线 M1，第二层金属布线M2和第三层金属布线M3)的最外侧的布线外侧 形成。换言之，斜切表面2m在硅衬底2k上形成的多个金属布线中最外 侧位置形成，在此位置布线没有切断。
在该实施例1的晶片级CSP 5中，通过在半导体芯片2的主表面2b 的外围部分上斜切(倒角)而形成倾斜地与主表面2b连续的斜切表面 2m，可以用于减小在后工艺过程中进行老化测试时将晶片级CSP 5插 入插座中时，由于斜切表面2m接触插座而在半导体芯片2上出现的接 触阻力。此外，半导体芯片2的主表面2b的外围上没有边缘部分15a(参 见图19)，可用于防止碎裂，否则当晶片级CSP 5插入插座中时将出 现碎裂。
而且，因为在半导体芯片2的主表面2b的外围上可以防止碎裂， 所以可以防止半导体芯片2的表面上的保护膜2g脱落，从而可以防止内 部金属布线暴露。因此，半导体芯片2可以防止由于布线的腐蚀或断开 而出现致命的故障。这使其可以增加晶片级CSP 5的质量和可靠性， 同时增加晶片级CSP 5的组装产量。
下面将参照图4的工艺流程图描述实施例1的晶片级CSP 5(半导 体器件)的制造方法。
首先，在称作步骤S1的切割步骤进行切割。
在该步骤，如图5和图6所示，制造半导体晶片1，该晶片保护主 表面1a，多个位于主表面1a上的焊盘2a，如图2所示，在主表面1a的上 层上形成且重新布置每一所述多个焊盘2a的重布线2e，以及多个芯片 区域1d，在每一芯片区域形成多个钎料球3，它们分别连接于重布线2e 且以不同于所述多个焊盘2a的布置方式布置。
顺便提及的是，在半导体晶片1的主表面1a上，形成分隔每个芯 片区域1d的切割区域1b，且在切割区域1b内还形成多个测试图案(测 试导体)1c。
此后，如图7所示，半导体晶片1用成角度的刀片9沿切割区域1b 进行第一次切割，且在每一芯片区域1d的主表面1a的外围上形成与主 表面1a倾斜地连续的斜切表面2m。顺便提及的是，该第一次切割是切 割一半，到达半导体晶片1的厚度中间，如图8所示。
在该切割步骤，半导体晶片1由成角度的刀片9切割一半，所述刀 片具有规定角度的锥形表面9a，而在切割之后使半导体芯片2的主表面 2b和斜切表面2m形成的角度大于45°。
而且，上述的第一次切割利用如图8所示的成角度的刀片9完成， 不使图7所示的在半导体晶片1的主表面1a的切割区域1b中形成的测试 图案保留。如果测试图案保留，则将从那里发生碎裂。
在第一次切割之后，利用图9所示的刀片10沿切割区域类似于第 一次切割进行第二次切割，其中该刀片的厚度小于成角度的刀片9。该 第二次切割是完全切断。这种包含第一次切割和第二次切割的切割方 法称作斜切。
通过进行斜切，半导体芯片2被分成单独的部件，每个包括芯片 区域1d，且形成多个晶片级CSP 5，如图10所示，每个具有斜切表面 2m和多个钎料球3。
此外，在绝缘层2f的厚度方向上倾斜地部分或全部横跨的状态下 形成斜切表面2m，该绝缘层是在半导体芯片2内的多个金属布线层的 两表面上形成的夹层绝缘膜。它形成在远离作为所述多个金属布线层 中最外侧布线的布线外侧的位置，且相对于主表面2b倾斜。
在完成切割步骤之后，在称作图4中的步骤S2的掩模步骤中将期 望的掩模附加在晶片级CSP 5上。
在完成掩模步骤之后，工艺将进行到称作步骤S3的老化步骤，在 此晶片级CSP 5进行老化测试，该测试为电检查。
在老化步骤，首先，在晶片级CSP 5的半导体芯片2的主表面2b 朝向装配在老化端口12的老化插座4的下凹部分4a的底面4b的状态下， 晶片级CSP 5排布在下凹部分4a中，如图11所示。这样，通过吸力由 装配模块11保持的晶片级CSP 5位于老化插座4上，且装配模块11朝老 化插座4下落，致使晶片级CSP 5进入老化插座4的下凹部分4a。在进 入之后，紧接在晶片级CSP 5接触下凹部分4a的接触片4c之前，停止 通过吸力保持晶片级CSP 5，从而使晶片级CSP 5轻微地跌落，而放置 在下凹部分4a中。
在该工艺中，因为该实施例1的晶片级CSP 5具有通过在半导体芯 片2的主表面2b的外围上斜切而形成倾斜的斜切表面2m，当它插入老 化插座4中时，即使芯片端部接触老化插座4的下凹部分4a的内壁4d， 也可以减小作用在半导体芯片2上的接触阻力。由此防止发生碎裂。
而且，因为在半导体芯片2的主表面2b的外围上没有形成边缘部 分15a，由此不同于图19所示比较例的晶片级CSP14的半导体芯片15 上形成的那样，因此可以进一步确保在插入老化插座4时防止碎裂。
此后，在晶片级CSP 5装配在下凹部分4a中，老化插座4的盖子4e 封闭的状态下，如图12所示，晶片级CSP 5进行老化测试。在半导体 芯片2的背面2c通过位于盖子4e内的加压部分4f压靠老化插座4的下凹 部分4a的底面4b的状态下，进行老化测试。
在例如温度为125±5℃，持续时间为32小时，Vdd＝4.6±0.2V和Vpp ＝7.0±0.2V的条件下进行老化测试。然而，测试条件不限于这些。
因为该实施例1的晶片级CSP 5可以防止碎裂，所以可以防止硅碎 片落入并留在老化插座4的下凹部分4a中。结果，如图3所示，当通过 使晶片级CSP 5的钎料球3接触触片4c进行老化测试(其中所述触片是 老化插座4的端子)时，可以防止钎料球3和触片4c之间出现接触故障， 所以可以增加老化测试的可靠性。
而且，因为如上所述可以防止接触故障，所以可以增加包括老化 测试的筛选过程的处理效率。
而且，因为当在测试过程中半导体芯片2从背面2c受压时，在老 化插座4的下凹部分4a中没有硅碎片，所以可以防止半导体芯片2的表 面的保护膜2g被任何硅碎片损坏。
在完成老化测试之后，工艺将前进到称作图4中的步骤S4的烘焙 步骤进行烘焙。在本文中烘焙指的是在例如半导体芯片2内部的栅极绝 缘膜进行热处理。通过将晶片级CSP 5从老化插座4取出，并将其放在 托盘上可以进行烘焙。然而，必须指出的是，并非每一产品都要经过 这一烘焙过程。
在完成烘焙之后，工艺将前进到称作步骤S5的测试步骤，进行功 能测试。这样，晶片级CSP 5进行功能测试。
首先，如图14所示，通过吸力由装配模块保持的晶片级CSP 5排 布在测试插座(另一插座)6上。然后，如图15所示，装配模块11朝测 试插座6下降，而使晶片级CSP 5以受吸状态布置在测试插座6的基座 6e的下凹部分6a上。
此后，如图16所示，基座6e通过锁定固定在测试插座6上，在此 状态下进行功能测试。在此测试过程中，如图17所示，晶片级CSP 5 的钎料球3接触触针6c，该触针是位于测试插座6的底面6b上分别匹配 钎料球3的端子。
因为该实施例1的晶片级CSP 5具有通过在半导体芯片2的主表面 2b的外围上斜切而形成的倾斜的斜切表面2m，当它插入测试插座6时， 比如在老化测试中，即使芯片端部接触测试插座6的基座6e的下凹部分 6a的内壁6d，也可以减小作用在半导体芯片2上的接触阻力。从而可以 防止出现碎裂。
而且，因为可以防止出现碎裂，所以可以防止硅碎片落入并留在 测试插座6的基座6e的下凹部分6a中或落到触针6c上。结果，如图17 所示，当通过使晶片级CSP 5的钎料球3接触测试基座6的触针6c而进 行功能测试时，可以防止在钎料球3和触针6c之间出现接触故障，所以 可以增加功能测试的可靠性。
而且，因为如上所述可以防止接触故障，所以可以增加包括老化 测试的筛选过程的处理效率。
而且，因为当在测试过程中半导体芯片2从背面2c受压时，在基 插6e或在触针6c上没有硅碎片，所以可以防止半导体芯片2的表面的保 护膜2g被任何硅碎片损坏。在该工艺中，即使没有斜切表面2m的情况 下，半导体芯片2插入测试插座6时没有碎裂，它也仍有可能碎裂，因 为在测试布置中半导体芯片2的背面2c受压。不同于这种情况，因为实 施例1具有斜切表面2m，所以也可以防止由于半导体芯片2的背面2c受 压造成的碎裂。
上述的从S3至S5的步骤可以共同称作筛选过程。
在完成功能测试之后，工艺将前进到称作图4的步骤S6的外部检 查。在晶片级CSP 5从测试插座6中取出且容纳在托盘上的状态下进行 外部检查。这样完成晶片级CSP 5的组装。
此外，如图18所示，当晶片级CSP 5封装在安装板7上时，例如通 过钎料回流安装，且安装板7的平台7a与钎料球3通过钎焊连接。而且， 不满密封是利用密封树脂8完成的。
作为该实施例1的半导体器件的制造方法的变体，可以容易地预 先制造设有半导体芯片2的晶片级CSP(半导体器件)5，在所述芯片 上通过斜切形成斜切表面2m，且该晶片级CSP 5可以装配在老化插座4 上进行老化测试，随后可能是装配在测试插座6上进行功能测试。在两 种情况下，可以防止碎裂，可以增加测试的可靠性，包括利用插座进 行电检查。此外，因为可以防止在晶片级CSP 5的钎料球3和插座的端 子之间出现接触故障，所以可以改善包括老化测试和功能测试的筛选 过程的处理效率。
(实施例2)
图20是半导体器件结构的一个示例的剖面图，它是本发明的实施 例2。
图20所示的实施例2的半导体器件包含具有在其主表面13a上的 半导体元件和钎料球3的裸芯片13，所述钎料球是位于该主表面13a上 的多个突出电极。在硅衬底13b上形成绝缘膜13c，在该绝缘膜13c的主 表面13a上形成作为多个电极的焊盘13e，且钎料球3经阻挡金属层13f 连接于焊盘13e。
顺便提及的是，在裸芯片13上，在绝缘膜13c的层内形成金属布 线，且在厚度方向上部分或全部倾斜地横跨绝缘膜13c的该层而形成斜 切表面13g。
这样，当通过使用针对实施例1描述的斜切方法而切割半导体晶 片1(见图5)而形成裸芯片13时，可以在裸芯片13上形成斜切表面13g。
顺便提及的是，包括SiN的保护膜13d在绝缘膜13c上方的层中形 成，即在裸芯片13的主表面上，且每个焊盘13e的周边也覆盖有保护膜 13d，除了在它连接于钎料球3的位置。
绝缘膜13c例如由SiO2形成，焊盘13e例如由铝制成，钎料球3例 如由Pb-Sn合金制成。
在具有裸芯片13和钎料球3的半导体器件中，斜切表面13g的存在 用于防止碎裂，如同实施例1的晶片级CSP 5的情况。
而且，因为可以防止碎裂，所以可以增加测试的可靠性，包括利 用插座进行电检查，其中该裸芯片13装配在插座上等。测试条件类似 于针对实施例1所述的那些。
此外，因为可以防止在具有裸芯片13的半导体器件的钎料球3和 插座的端子之间出现接触故障，所以可以改善包括老化测试和功能测 试的筛选过程的处理效率。
虽然已经参照优选实施例在具体的方面描述了本发明人完成的 发明，但显然本发明不限于这些实施例，而是可以各种方式改进，而 没有脱离其真正本质和范围。
例如，虽然前面实施例1的描述指的是在具有夹层绝缘膜的绝缘 层2f中形成三个金属布线层的情况，但金属布线的层数可以是三之外 的任何其他数目。
本发明尤其对半导体芯片暴露的产品有效，比如晶片级CSP。在 封装的产品，比如球栅阵列(BGA)，其中半导体芯片用树脂密封， 不可能发生这种碎裂的问题。
本发明适用于电子器件和半导体制造技术。
相关申请的交叉引用
本申请要求2003年12月26日提交的日本专利申请No. 2003-433603的优先权，在此通过引用而在本申请中包含其内容。
专利文献1：日本未审查专利公报No.2000-294607(图3)。