静态触发器是数字CMOS集成电路设计中的重要的基 本电路块。典型的数字CMOS集成电路可能包含几千个触 发器。典型的主从触发器包含通过传输门相互连接的主锁 存器和从锁存器。所述锁存器中的每一个包含允许写入数 据和锁存数据的各自的其他传输门。在触发器的操作应用 中，通过传输门的互补控制而交替地允许主部分和从部分 接收或储存数据，以便在功能上把触发器的输入端和输出 端分开。
静态触发器，例如，以CMOS制造的静态触发器，都 遇到同样的问题，即，不能够通过静态电流测试，也称为 IDDQ测试法来检测引起固定故障(stuck-at fault)的特定 桥接缺陷。桥接缺陷被认为是造成产量损失的唯一的最重 要的制造缺陷机制。需要为测试能力而专门设计的测试方 法，以便能够通过IDDQ测试来检测触发器中的这种缺陷。 IDDQ测试被认为是在改进质量方面对布尔测试法的补充，并 且，在专家中，这样的意见占优势，即，通过IDDQ测试技 术所达到的质量是通过任何其他测试方法所达到的质量无 法相比的。
本申请人的欧洲专利申请0633530(PHN14,520) 提出把时序逻辑电路变换成组合逻辑电路。这种变换使得 能够用IDDQ测试技术来测量触发器电路系统和扫描链路 系统，以便检测桥接缺陷并显现这种缺陷。所述触发器向 组合逻辑电路的可逆变换能力大大地减小了测试的复杂 性，并显著地改善了故障覆盖情况。从本质上说，向组合 电路的变换使所述触发器变成易于鉴别的 (transparent)。通过向触发器输入数据来确认跨越缺 陷所产生的逻辑冲突。整个触发器链变成易于鉴别的，这 大幅度地降低了测试的复杂性。
在上述欧洲专利申请0633530中所讨论的测试方法 中，主部分和从部分同时被启动以再现成为逻辑组合的、 因而适合于进行IDDQ测试的。需要附加的电路系统以便能 够进行这种向易于鉴别的状态的转换。例如，附加电路为 时钟信号和它的逻辑补码提供单独的控制信号。这种结构 对每个触发器需要双时钟线，从而提高了成本，并且，由 于必须在整个电路中保证时钟信号和它的补码之间的适当 的时序关系，因而，这种结构还影响设计的时序临界值。 关于时序电路到组合电路的可逆变换的进一步的细节以及 其他可能的实现方法，请参看上述欧洲专利申请 0633530。
发明的目的
本发明的目的特别是进一步降低测试的复杂性和成 本。本发明的另一个目的是允许在少量附加电路的情况下 进行触发器的IDDQ测试。 发明概述
为了所述目的，本发明提供如前序部分中说明的测试 方法，其特征在于该方法包括对单向可控耦合的触发器进 行静态电流测试，以及所述静态电流测试包括在时钟控制 数据从主部分转移到从部分之后确定静态电流。
根据欧洲专利申请0633530中所述的方法除了把触发 器变成透明的，不能通过IDDQ测试来检测主从触发器中特 有的低电阻的桥接缺陷。但是，该方法需要附加电路以产 生所述透明度。本发明尤其基于这样的见解，即，如果主 部分和从部分之间的耦合是单向的，那么，就没有必要把 触发器或触发器链变成透明的。
通常通过传输门实现所述可控耦合。但是，在数据从 主部分转移到从部分期间，例如，由于从部分中的桥接缺 陷，主部分和从部分之间的这种双向通道允许主部分的重 写。所述重写是作为在这种过渡阶段的电压冲突的结果出 现的并且在静态下是不可检测的。本发明人发现，如果主 部分和从部分之间的可控耦合至少在测试期间是单向的， 那么，所述电压冲突将持续而不影响主部分的数据，因而， 将可以通过IDDQ测试来检测。
Akata的美国专利5189315介绍了一种其主部分和从 部分通过缓冲电路耦合的触发器。所述缓冲电路使主部分 免受从部分的不良影响，并且，使所述触发器适合于比无 缓冲电路的触发器中能够达到的更高的时钟频率。但是， 该现有技术对比文献未提及这种电路的可测试性，更不用 说使用IDDQ技术。本发明确认这样的事实，即，主部分和 从部分之间单向耦合的触发器非常适合于使用静态电流法 进行测试。
所述单向耦合可以包括与双向开关串联的缓冲电路。 例如，缓冲电路是普通的CMOS型反相器，而所述开关是 普通的传输门。另一种方法是，所述单向耦合包括这样的 缓冲器，即，该缓冲器具有连接到主部分的第一输入端、 连接到从部分的输出端以及用于启动该缓冲器的控制输入 端。适当的启动和截止具有与控制传输门相同的作用。开 关倒相器可以作为这样的缓冲器。
为完整起见，请参见J.U.Horstmann等人的文章 “CMOS ASIC触发器的亚稳度特性的理论和实验”，特 别是其中的图13(b)，该文章发表于IEEE Journal of Solid State Circuits，Vol.24，NO.1，Febr.1989，pp146- 157。该对比文献表明：开关倒相器用于整个主从触发器 中，而不是通常的传输门中，以便降低亚降度。开关倒相 器是通过求反式时钟控制晶体管连接在其电源端子之间的 普通CMOS倒相器。不仅主部分和从部分之间的耦合，而 且主部分和从部分中的开关都由这种开关倒相器构成。但 是，在本发明中，最好仅仅主部分和从部分之间的耦合是 单向的，而主部分和从部分各自包含双向开关。和本发明 中所说明的电路相比，现有技术方案由于开关倒相器的缘 故而需要更大量的附加的晶体管和时钟控制抽头。此外， 该现有技术文献未提及可测试性专题。
如上所述，本发明人已经认识到：单向耦合中的缓冲 器的驱动能力在触发器的操作中起主要从用。所述驱动能 力既在由IDDQ可检测缺陷引起的电压冲突的情况下维持静 态电流，又在正常操作使用期间允许重写从部分。因此， 本发明人认识到：这不是与测试和操作使用有关的主部分 的驱动能力，而是缓冲器的驱动能力。因此，最好不让主 部分的倒相器进入在触发器的输入端和输出端之间动作的 信号通道，以便减小具有单向耦合的触发器的传输延迟。 在上述Akata的触发器中，信号通道包含主部分倒相器， 这样就带来额外的、不必要的传输延迟。根据本发明，主 部分包含第一和第二倒向器，第一倒相器的输入端连接到 单向耦合电路，而其输出端连接到第二倒相器的输入端。
附图的简要描述
下面参考附图、用举例的方法更详细地说明本发明， 附图中：
图1是典型的现有技术触发器的示意图；
图2是带有单向耦合的触发器的示意图；
图3是带有单向耦合和最佳信号通道的触发器的示意 图；以及
图4是触发器链的示意图。
在全部图中，相同的标号表示相似或对应的器件。
实施例的详细描述
图1是具有典型的触发器102的电子电路100的示意 图。触发器102是单相时钟主从触发器。触发器102包括 连接到输入端D的传输门TG1、主部分和从部分，所述主 部分包含倒相器104和106以及传输门TG2、传输门 TG3；所述从部分包含倒相器108和110以及传输门TG4。 传输门TG1至TG4是由时钟控制的。
当时钟信号是低电平时，传输门TG1和TG4导通，并 且，传输门TG2和TG3闭塞，而当时钟信号是高电平时， 传输门TG2和TG3导通，而传输门TG1和TG4闭塞。当 时钟信号是低电平时，主部分104/106/TG2接收来自输入 端D的数据，同时，从部分108/110/TG4保持其先前接收 到的数据。当时钟信号是高电平时，主部分104/106/TG2 不再接收来自输入端D的数据，而从部分108/110/TG4变 成易于接收由主部分104/106/TG2提供的新数据。在无缺 陷的触发器中，从部分108/110/TG4呈现与从主部分 104/106/TG2接收到的数据一致的状态。
假定在从部分108/110/TG4的接点S1和电源端子VDD (未示出)或电源端子VSS(未示出)之间存在低电阻的桥 接缺陷，分别引起持续1故障或持续0故障。在时钟的正 转变时，传输门TG1和TG4从导通状态转变到闭塞状态， 而传输门TG2和TG3从闭塞状态转变到导通状态。节点 m2开始驱动节点S1，节点Q直到此刻才经由传输门TG4 驱动节点S1。到达节点m2的输入由节点m1所确定。由 于传输门TG1闭塞而传输门TG2导通，节点m1本身正经 历过渡阶段。因此，节点m1具有有限的驱动能力。在无 缺陷的情况下，借助一对背靠背的倒相器的正反馈，使触 发器102能够度过这个过渡阶段。现在，由于桥接缺陷， 节点S1视情况而定被连续地置于VDD或VSS电平。如果在 节点S1存在低电阻的桥接缺陷，那么，所述缺陷的驱动能 力远远强于节点m2的驱动能力。结果，所述桥接缺陷经 由传输门TG3而将主部分104/106/TG2重写。所述操作与 SRAM单元中进行的写操作相似。在稳态情况下，无电流 流动，因此，用众所周知的IDDQ测试法检测不到缺陷。与 此类似，在从部分108/110/TG4中可能存在另外的桥接和 门氧化(gate-Oxide)缺陷，通过IDDQ测试检测不到这些 缺陷。为了进行灵敏的IDDQ测试，需要提供独立的CLOCK 和CLOCK-BAR控制信号的附加电路系统，以便如欧洲 专利申请EP-A0633530中所说明的那样，使触发器102 变成透明的。上述缺陷的电压检测依赖于电路电平参数和 可观测性要求。
图2是含有触发器202的电子电路200的示意图，触 发器202适合于进行IDDQ测试而不需要附加于该触发器的 其他电路系统。就其功能而言，触发器202与上述Akata 电路是一致的。此外，如关于图1所讨论的那样，假定在 节点S1存在桥接缺陷。如果使主部分104/106/TG2免于因 所述缺陷而被重写，那么，从部分108/104/TG4中的所述 桥接缺陷就是可通过IDDQ测试来检测的。当主部分 104/104/TG2不被重写时，逻辑冲突被持续。可以通过使 主部分104/106/TG2和从部分108/110/TG4之间的耦合成 为单向的来达到这一点。注意，在图1的触发器102中， 所述耦合仅包含传输门TG3，这种耦合是双向的。例如， 通过，如图2中所示那样在节点m2和传输门TG3之间附 加倒相器204来建立主部分和从部分之间的单向耦合。假 定输入端D保持逻辑低电平，同时，时钟也是低电平。因 而，节点m4也是低电平。接着，时钟转换到逻辑高电平。 时钟的所述转换导致传输门TG3开始导通。结果，在由倒 相器204驱动到低电平的节点m4和由所述桥接缺陷驱动 到高电平的节点S1之间产生逻辑冲突。只要时钟是逻辑高 电平，就遭遇这种逻辑冲突。在这种时钟状态期间，可检 测的mA量级的静态电流从电源端子VDD经由节点S1流入 倒相器204而到达VSS。
注意，当从倒相器110和108的输出端取出信号时， 与图1中输出信号的极性相比，图2中输出信号Q和QBAR 的极性已经转换。可以从节点S1，即，传输门TG3和倒 相器108之间取出输出信号Q。
触发器202含有在从输入端D到输出端Q(或QBAR) 的信号通道中串联排列的倒相器104和204。现在，当倒 相器204提供用于控制从部分108/110/TG4的驱动能力 时，倒相器104呈现一种不必存在于信号通道中的传输延 迟。为了处理延迟临界局面，改进了触发器202的结构， 以致于大大地减小了传输延迟。
图3是含有改进结构的触发器302的电路300的示意 图。在主部分104/106/TG2中，倒相器104和106两者都 被放入节点m2和节点m1之间的反馈通道中。测试表明， 和触发器202相比较，触发器302的传输延迟降低了大约 30％。触发器302的建立时间和延迟时间之和相对于触发 器202降低了大约20％，并且，大约与触发器102的相同。
图4是具有串联的触发器402和404的电路400的示 意图。触发器402和404是触发器302的扩展型，其中， 倒相器406和408的输入端分别连接到触发器402和404 的从部分的输出端。倒相器406的输出端连接到触发器404 的输入端D。注意，触发器402和404的主部分和从部分 两者都具有相同的结构。例如，触发器402的缓冲器204 连接到主部分的输出端，并且，缓冲器406连接到从部分 的输出端。缓冲器406在触发器402的从部分和触发器404 的主部分之间的耦合中所起的作用与缓冲器204在同一个 触发器402的主部分和从部分之间所起的作用相同。因 此，缓冲器406使得能够对触发器404的主部分中的持续 故障进行IDDQ检测。
触发器的增益-带宽乘积是该触发器从亚稳态复原的 速度的量度。可以通过优化各种参数(例如，阈电压，晶 体管宽高比，衬底掺杂)来改善触发器的增益-宽带乘积。 可以通过减小在对电路的内部和外部节点充电和放电时所 包含的RC时间来改善具有限定晶体管尺寸的触发器的增 益-带宽乘积。因此，预计触发器302的亚稳态行为优于 触发器202的亚稳态行为。已经报道，由于使用时钟控制 的倒相器代替传输门而改善了触发器和锁存器的亚稳态。 但是，由于需要比较多的晶体管数目以及降低了最高触发 率，因此，逻辑电路设计者并不普遍使用这种办法。此外， 建立时间和保持时间之间的窗口也可以称为亚稳态窗口。 在这个窗口中，就数据的变更而言，触发器的行为是不确 定的。因此，在该窗口中，数据的变更可能导致亚稳态。 对于坚韧触发器而言，这种窗口的宽度可能是该触发器的 品质因素。由于触发器202和302具有显著短于普通触发 器102的建立时间和保持时间，因此，触发器202和302 从本质上说具有比普通触发器102少的亚稳态窗口。总 之，可进行IDDQ测试的触发器302为高性能的触发器结构 提供一种极好的供选择的方案。
图1至3分别示出至少包含一个触发器102、202和 302的电路100、200和300。一个集成数字或混合电路一 般包含几千个触发器。为了免于使这些示意图模糊不清， 仅仅详细地描绘了单一的触发器。图1至4示出仅仅作为 功能表示法的倒相器。显然，可以用其他倒相逻辑门，例 如，“与非”门和“或非”门来代替。