SOI上的动态阈值电压MOSFET技术领域本发明总体涉及适合于高密度集成的晶体管的设计和制造，特别涉及 即使在例如用于便携装置的集成电路中的低电压下工作时也具有高性能的 晶体管。背景技术尽可能增加芯片的功能和性能以及经济地制造集成电路为更高集成密 度的集成电路施加了重压。基于同样的理由，功能更强大的芯片同样导致 了许多小尺寸的便携装置的不断t艮，例如所谓的个人数字助理、功能（例 如视频）增强的便携电话等。然而，便携装置必须具有不显著损害便携性 质量的电源，例如通过电池的尺寸和/或重量的损害。因此，严格地制约了 集成电路和晶体管内部的功耗，以^1供更换电池或充电之间便携装置足够 的工作时间。即使在非便携装置中，通过增加功率消耗密度实现了集成密度的增加。 即使单个晶体管的消耗功率似乎相当小，但是随着集成密度的增加，单位 芯片面积上的功耗或消耗会随之增加。而且，每个晶体管的功率消耗也随 开关频率/时钟速率的增加而增加；通过降低信号传播路径的长度以及降低 噪声敏感性，增加时钟速率变成增加集成密度的主要动机。降低功耗的最常见措施是将电源降低到更低的电压，同时保持足够的 电压过激励能力以保持可接受的晶体管的开关速度。特別是，尽管场效应 晶体管（例如，MOSFET)已变成一种技术选择，但是随着电源电压降低， 最高开关速度严重下降，所述开关速度即为"导通"和"截止"状态之间 的过渡时间，有时称为转换速度；主要是由于由场效应晶体管栅极呈现的

电容性负栽。虽然场效应晶体管可以设计得在稍微降低的电压下满意地工 作，但是它们不会向电源那样容易地降低到更低的电压。特别是，阈值电 压不会和电源电压一样降低相同的量，因为亚阈值泄露和亚阈值输出电压的下限摆动。此外，缩小MOSFET会4吏它们更脆弱并易于受到由静电电 荷、耦合噪声等造成的故障。因此，极具挑战的是同时降低电源电压、提 高电路速度并限制漏电流。现已知动态阈值电压MOSFET (DTMOSFET)并且示例性的设计/> 开在美国专利5,539,368中。图1示出了该晶体管的示例性图。该晶体管设 计通过将晶体管的栅极连接到硅阱来寻求在降低的电源电压下保持高性 能，在硅阱中形成有晶体管并且在"导通"状态和低"截止"状态漏电流 下可以获得高驱动电流。在"截止"状态中，Vgs = Vbs = 0V并晶体管具 有高阔值。在"导通"状态中，Vgs-Vds-Vbs并具有低阈值，因为栅极 电压施加到晶体管的管体（body)。然而，该晶体管设计的主要缺点在于 由于栅极偏压施加到晶体管管体，因此当电源电压大于0.7V时，在源极正 向偏置的p-n结的漏电流显著增加；有效地将电源电压限制到该值；该值 增加了噪声敏感性并不能提供用于最佳或可能的开关速度的足够的电压过 激励。发明内容因此本发明的一个目的是提供一种在低电源电压下具有高性能的晶体 管结构。本发明的另一目的是提供一种晶体管结构，该晶体管结构稳固并能够 经济地制造并且电源电压对于漏电流的影响不是很关键。为了实现本发明的这些和其它目的，提供一种适用于集成电路、特别 适用于便携电子装置的晶体管，其中晶体管部分包括在第一导电类型的半 导体层中形成的源、漏和栅极，与半导体层的接触以及与第一导电类型相 反并介于栅极和衬底接触之间的管体控制接触。

附图说明从下面参考附图对本发明优选实施例的详细说明中，可以更好地理解以上和其它目的、方案和优点，其中：图1示出了美国专利5，559，368中公开的晶体管的示意图；图2和3分别示出了才艮据本发明的晶体管的平面和剖面图；图4A、 5A、 6A、 7A、 8A、 9A、 10A和11A示出了图2和3的晶体管的各制造阶段的平面图；图4B、 5B、 6B、 7B、 8B、 9B、 10B和11B示出了图2和3的晶体管的各制造阶段的剖面图并分别对应于图4A-11A;以及图12示出了便携电子装置内集成电路和电源连接的示例性（例如，CMOS )部分。具体实施方式现在参考附图，特别是图2和3，示出了根据本发明的DTMOSFET 的平面和剖面图。虽然示出了 NMOS晶体管，但是应该理解通过将示出区 域的导电类型颠倒，本发明的原理同样适用于PMOS器件。还应该理解本 发明的原理和其实现完全独立于晶体管剩余部分的设计并且可以自由地设 计和采用如牽團注入和扩展注入的性能增强结构，与本发明的实施一致。 因此，对于发明的实施不是4艮重要的这种可能结构在图中仅以源S和漏 D的简化形式表示。根据本发明的晶体管优选形成在绝缘体上硅衬底上，绝缘体上硅衬底 包括厚处理衬底12，绝缘体层14 (同常为氧化物，并称为掩埋氧化层 (BOX))，以及较薄高质量的单晶半导体层（此时为p型），通常为硅， 然而，应该理解本发明的基本原理同样适用于其它半导体或村底结构，例 如SiGe或GaAs。如图所示，DTMOSFET自身的场效应晶体管部分10， 设置在图2和图3的左侧，在图3中，源和漏区（S/D)设置在另一个的前 面（或后面），导电沟道在垂直于纸面的方向延伸。根据本发明的晶体管与图1所示的现有技术设计的各实施例的不同之

处在于：将p阱接触18设置得尽可能远离晶体管，并在p阱或层16中形 成N+区20,该N+区20也优选通过位于p阱连接结构18 (此时为p+半导 体材料）之间的位置处的栅极连接24连接到晶体管的栅极G，并且p阱连 接可以连接到基本上任意的零（地）或极性与施加到晶体管的极性（例如 负）相反的低电压，以便于晶体管截止时浮体（floating body)放电。N+区20作为到管体控制接触的栅极；实际上，形成了在p阱FET部 分10，（共同作为S/D)与p阱接触之间的通道（pass)晶体管。N+区使连 接到栅极G的N+区与p阱之间产生了M区22。然而，硅管体16足够 厚以避免当晶体管IO，处于截止状态时在p阱层的整个深度上产生全耗尽。 也就是，当晶体管IO，处于截止状态时，栅极G接地，并N+区20和BOX 层14之间的#区22没有到达BOX层或与BOX层结合，栅极G下面 的p阱通过N+("栅极"）区20下面的区域连接到p阱接触18。然而， 在导通状态中，管体控制接触20也施加有栅极偏压（或通过连接而不是与 栅极直接连接得到或施加的类似正电压，尽管后者更优选），耗尽区22 膨胀，如22，所示，以与BOX层14结合，晶体管部分10，下面的p阱与p 阱接触断开，由此浮置。与截止状态相比，在该状态中阈值电压Vt降低。 晶体管同样可以具有更高的栅极过激励（由降低的阈值电压造成），并且由此提高了驱动电流和开关速度。因此，根据本发明的DTMOSFET具有以下优点：1) 晶体管可以在截止状态下具有高阁值，在导通状态下具有低阈 值，以产生高Ion和低Ioff，并且提高了 on/off电流比。2) 由于导通状态中的低阈值，电源电压可以按比例缩小，并且可以降 低功耗/消耗。3) 即使"栅极"20将晶体管部分沟道与p阱接触断开，在晶体管中 也不存在浮体效应。（在导通状态下，晶体管具有浮置的p阱，并且管体 可以升高到与源电压相同的电位。对于部分耗尽的SOIMOSFET，浮体电 位取决于晶体管通过其高碰撞电离条件已被开关的最近一次有多近及开关 频率。然而，采用根据本发明的晶体管结构，p阱连接到截止状态下的p

阱接触，并且存储在p阱中的电荷容易被除去。）4)与图1的现有技术的DTMOSFET不同，晶体管部分的栅极没有 直接连接到p阱接触，不存在正向p-n结泄露或者导致泄露增加的电源电 压的临界状态。因此，可以看出根据本发明的晶体管提供了在可能的小比例的电源电 压下的高性能操作，由此提供了更低的功耗/消耗，同时没有损害性能或操 作限度。而且，根据本发明晶体管的"覆盖区（footprint)"或需要面积 仅需要大于晶体管部分10，，由此如果有的话，集成密度有小的恶化以得到 以上有利之处。而且，制备根据本发明的晶体管几乎不需要附加的工艺复 杂性，几个附加工艺具有较宽松的叠加限度（overlaytolerance)，从下面 适当的示例性制造工艺的讨论中可以明显看出。现在参考图4A和4B，示出了形成DTMOSFET的初始阶段。 DTMOSFET的整个区域由轮廓线100表示。对于晶体管部分10，，该阶段 的制造可以在栅极构图、形成间隔层和S/D、和/或晕團注入之后，或者可 以在制备的衬底上进行，栅极形成和构图与图示的步骤有关，并IS1^进行 注入。有这些情况中，实际在注入之后除去和更换栅极结构，该阶段的制 造可以包括并表示在图4A和4B中。在任何情况下，淀积和构图（例如通 过任何公知的工艺光刻）多晶硅层以形成横向延伸的晶体管的栅极结构， 如标号110所示。然后，如图5A和5B所示，施加抗蚀剂层120，并在将 要形成"栅极"或管体控制接触20的位置125处构图。然后通过如反应离 子蚀刻（RIE)的适当工艺在位置130处除去多晶硅，并除去抗蚀剂，如 图6A和6B所示。图7A和7B示出了施加和构图另一抗蚀剂层140，用于源和漏（S/D) 注入、扩展注入和/或晕圏注入145，交替形成和/或除去侧壁间隔层，以适 合于不同晶体管设计的多种已知方式控制注入的位置，如果没有早些进行， 如图4A和4B所示。如果已进行那么不需要图7A和7B中所示的工艺步骤，图8A和8B 示出施加和构图另一抗蚀剂层150，用于位置（155)以及形成管体控制接

触区20。可以通过蚀刻槽并淀积N+掺杂的硅或者优选通过仅将N型杂质 注入到SOI层深度的大部分的深度处，来形成区域20，其中注入深度取决 于晶体管的预定电压和搮作P艮度。例如，晶体管工作在约1V时，N+区20 下面的p阱优选掺杂为约1 x 1018/cm3。硅管体厚度16优选约800A， n+ 区20的深度可以为300-350A,如图9A和9B所示。图9A和9B还示出了除去抗蚀剂层150并施加和构图抗蚀剂160以通 过类似于以上针对图8A和犯介绍的工艺定位（165 )并形成阱接触区18。 (术语"阱接触"将用作结构18的方便参考，即使没有提供杂质"阱"也 一样，并且半导体为同一的杂质类型。在下文中使用的术语"体接触"也 用于表示相同的结构。）。可以使用蚀刻和淀积或注入或者它们的组合， 并得到图10A和10B中所示的阱接触区18。然后，要完成根据本发明的 晶体管，接触170， 171优选由金属形成，连接管体控制接触20和晶体管 部分10，的栅极。如果需要，可以退火晶体管以激活注入的杂质（如果没有 早些完成）和/或形成硅化物180，用于降低栅极、源和漏以及管体控制和 阱接触的电阻，如图11A和11B所示。应该理解如果连接到固定的电压源，对于根据本发明的多个晶体管（包 括互补对晶体管，例如CMOS，以具有便携电子装置300中的电源200的 示例性形式示出），单阱接触已足够。当处于不同的导通或截止状态时， 由于管#制接触或"栅极，，20提供的断开，晶体管将不受到负面影响。 这样形成的公共阱接触几乎完全改善了本发明任何区域恶化，因为阱接触 仅需要小面积并且管体控制接触通常取决于电路设计，对于每个晶体管， 不需要更大的隔离结构。鉴于以上，可以看出，与相对高的功率消耗晶体管设计（例如，仅对 应于晶体管10，）相比，可以通过低叠加精度（仅通过集成密度和隔离施加） 的几个附加工艺步骤，以及与图1的低功率晶体管设计相比，可以只通过 同样的接触工艺，形成具有有利的可变阈值（如果没有显著消除泄露会降 低）并因此具有其它有利性质的晶体管，同时完全消除了它的主要缺点和 临界状态.

还应该理解在半导体的深度受限的衬底上形成根据本发明的晶体管时，与SOI衬底中的一样，对于其它结构，通过与阱接触18和管体控制 接触20的几何形状相结合、在形成晶体管的半导体材料中适当地构形杂质 的几何形状，可以实施本发明。如果导通状态中的扩^^区足以将体电 阻增加仅几个数量级，那么本发明的有利效果将非常显著；该效果同样趋 于降低上述任何浮体效应，在任何情况下，如果制备在SOI衬底或类似物 上，即使晶体管管体趋于浮置，也可以显著消除浮体效应。虽然参考一个优选实施例介绍了本发明，但是本领域中的技术人员应该认识到可以在附带的权利要求书的精神和范围内对本发明进行修改。