在时钟配线中，为了防止误工作，期望全部输出信号中没有偏斜。所谓的 “偏斜”是指信号的传播延迟的偏差。将没有偏斜称作“零偏斜”。
如图9(a)所示，作为实现零偏斜的方法之一，有使用了“H树型结构” 进行时钟配线的方法。分别用等延迟的配线125～128连结锁存器115与锁存器 116、锁存器117与锁存器118、锁存器119与锁存器120、锁存器121与锁存器122。 接着，分别用等延迟的配线131、132连结配线125与配线126、配线127与配线128 的中点。另外，用等延迟的配线141连结配线131与132的中点。“H树型结构” 是使用于通过反复这样的配线处理，谋求时钟的传播延迟的均一化的结构。
如图9(b)所示，作为实现零偏斜的其他方法，有使用了“星型结构”进 行时钟配线的方法。所谓的“星型结构”是指从根驱动器70分支成配线71a～76a， 通过缓冲器61～66，利用配线71b～76b，对锁存器51～56的时钟输入端进行配 线的结构。用这样的配线，使配线71b～76b的长度均等，使插入的缓冲器61～ 66的数量均等。这样，均等了从根驱动器70到达锁存器51～56的时钟输入端的 时钟的传播延迟。
作为提高电路性能的另外的一种方法，有构成达成了有益偏斜的电路的方 法。所谓的“有益偏斜”是指输出信号中的偏斜位于与时钟同步的范围内。通 过对成为树的叶的各节点设定目标延迟，来达成有益偏斜。所谓的“目标延迟 的设定”，是指利用插入缓冲器和放大器、延迟或短路时钟配线等，来调整时钟 的传播延迟。
在大规模集成电路中，用H树型结构来配线搭载在半导体晶片上的全部电 路元件很困难。在H树型结构中，如图9(a)所示，向各自的分支点插入一个缓 冲器150～157。这样，面积利用率变差，限制了能用H树型结构进行配线的范 围。再有，在H树型中，由于随着与根驱动器接近，电流顺次集中，电流增大，因 此，产生电迁移。
如图9(c)所示，一般的方法是在局部的区域91～96(以下称作“局部区”) 中，使用H树型结构，在晶片的全体的区域(以下称作“公用区”)中，使用星 型结构。为了减小配线面积，在局部的区域中，用H树型结构进行配线，在晶 片的全体的区域中，用星型结构进行配线。
在公用区中，若来自根驱动器702的分支增多，就必须增加能驱动根驱动器 702的电流。这样，载流容量恐怕就超过按电迁移的制约制定的值。另外，若局 部区的数量增多，从根驱动器702向局部区的配线的数量就增多。这样，配线占 有面积和配线的消耗功率增大。若来自根驱动器702和缓冲器61～66的分支数增 多，则在根驱动器702和缓冲器61～66附近，元件拥挤度和配线拥挤度增大。其 结果，在配置设计阶段中产生配线短路等，完全结线可能性(ラウタビリテイ) 降低。

包含本发明的一个实施方式涉及的时钟配线的集成电路装置包括：第一节 点；从该第一节点分支的多条配线；在该多条配线中的第一配线上最初出现的 第二节点；仅向第三节点连接的配线，所述第三节点存在于距向上述第二节点 输入的信号的输入方向90度的角度以内的方向上。
此外，包含本发明的另外的实施方式涉及的时钟配线的集成电路装置包括： 第一节点；从该第一节点分支的多条配线；在该多条配线中的第一配线上最初 出现的第二节点；仅向第三节点连接的配线，所述第三节点存在于距向上述第 二节点输入的信号的输入方向45度的角度以内的方向上。
此外，包含本发明的另外的实施方式涉及的含有用于设定目标延迟的时钟 配线的集成电路装置，由下述部分构成：节点；接着上述节点传递信号的次段 节点；距连结上述节点和上述次段节点的直线方向不足90度角度的配线方向的 配线中的某种组合。
此外，包含本发明的另外的实施方式涉及的含有用于设定目标延迟的时钟 配线的集成电路装置，由下述部分构成：节点；接着上述节点传递信号的次段 节点；位于连结上述节点和上述次段节点的直线方向的象限中的配线方向的配 线。
此外，本发明的另外的实施方式涉及的时钟配置系统包括：时钟配线处理 部，以逻辑电路的电路信息为基础，在半导体晶片上配置根驱动器，在局部区 中，用H树型结构进行时钟配线，在公用区中，用星型结构进行时钟配线；第 二节点指定部，将从上述逻辑电路的的任意第一节点分支的多条配线中的第一 配线上最初出现的节点，指定为第二节点；第三节点指定部，将从上述第一节 点分支的多条配线中的除了上述第一配线以外的配线上第二个出现的节点，指 定为第三节点；第三节点确定部，仅将上述第三节点中的、存在于距向上述第 二节点输入的信号的输入方向规定角度以内的方向上的上述第三节点，作为上 述确定第三节点；卷积执行部，卷积从上述第一节点至上述确定第三节点的配 线和节点。
此外，本发明的另外的实施方式涉及的时钟配置系统包括：配线方向决定 部，决定使用于连结逻辑电路中的任意节点与接着上述节点传递信号的次段节 点的配线方向；配线比率计算部，计算使得电容动量(容量モ—メント)或延 迟时间相等的上述配线方向的配线比率。
此外，本发明的另外的实施方式涉及的时钟配置方法包括下述步骤：受理 逻辑电路的电路信息的步骤；以上述电路信息为基础，在半导体晶片上配置根 驱动器，在局部区中，用H树型结构形成初始时钟配线，在公用区中，用星型 结构形成初始时钟配线的步骤；将从上述初始时钟配线的任意第一节点分支的 多条配线中的第一配线上最初出现的节点，指定为第二节点的步骤；将从上述 第一节点分支的多条配线中的除了上述第一配线以外的配线上第二个出现的节 点，指定为第三节点的步骤；仅将上述第三节点中的、存在于距向上述第二节 点输入的信号的输入方向规定角度以内的方向上的上述第三节点，作为上述确 定第三节点的步骤；卷积从上述第一节点至上述确定第三节点的配线和节点的 步骤。
此外，本发明的另外的实施方式涉及的时钟配置方法包括下述步骤：受理 逻辑电路的电路信息的步骤；决定使用于连结逻辑电路中的任意节点与接着上 述节点传递信号的次段节点的配线方向的步骤；计算使得电容动量或延迟时间 相等的上述配线方向的配线比率的步骤。
此外，本发明的另外的实施方式涉及的让计算机执行的时钟配置程序包括 下述步骤：受理逻辑电路的电路信息的步骤；以电路信息为基础，在半导体晶 片上配置根驱动器，在局部区中，用H树型结构形成初始时钟配线，在公用区 中，用星型结构形成初始时钟配线的步骤；将从上述初始时钟配线的任意第一 节点分支的多条配线中的第一配线上最初出现的节点，指定为第二节点的步骤； 将从上述第一节点分支的多条配线中的除了上述第一配线以外的配线上第二个 出现的节点，指定为第三节点的步骤；仅将上述第三节点中的、存在于距向上 述第二节点输入的信号的输入方向规定角度以内的方向上的上述第三节点，作 为上述确定第三节点的步骤；卷积从上述第一节点至上述确定第三节点的配线 和节点的步骤。
此外，本发明的另外的实施方式涉及的让计算机执行的时钟配置程序包括 下述步骤：受理逻辑电路的电路信息的步骤；决定使用于连结上述逻辑电路中 的任意节点与接着上述节点传递信号的次段节点的配线方向的步骤；计算使得 电容动量或延迟时间相等的上述配线方向的配线比率的步骤。
附图的简单说明
图1是示出本发明的第一实施方式涉及的集成电路装置的时钟配线的概略 图。
图2是示出本发明的第一实施方式涉及的时钟配置系统的概略图。
图3A是示出卷积前的时钟配线的概略图。
图3B是示出卷积后的时钟配线的概略图。
图4是用于说明本发明的第一实施方式涉及的时钟配置方法的流程图。
图5A是示出仅用正交配线调整时钟的传播延迟的迂回配线的概略图。
图5B是示出本发明的第二实施方式涉及的集成电路装置的时钟配线的概 略图。
图5C是示出配线方向的图。
图6是示出本发明的第二实施方式涉及的时钟配置系统的概略图。
图7是用于说明本发明的第二实施方式涉及的时钟配置方法的流程图。
图8是示出从F/F的各组的重心点近旁进行了配线的时钟配线的图。
图9A是示出使用了H树型结构的时钟配线的概略图。
图9B是示出使用了星型结构的时钟配线的概略图。
图9C是示出并用了H树型和星型结构的时钟配线的概略图。

参照附图，详细地说明本发明的实施方式。在以下的附图的记载中，对相 同或相似的部分标记相同或相似的符号。但是，应该注意附图的模式。
(第一实施方式)
如图1所示，本发明的第一实施方式涉及的集成电路装置的时钟配线，从根 驱动器700各向同性地分支为8条主配线(母配线)801～808。从主配线801上的 缓冲器601，向缓冲器601a、601b、601c，分支着支配线(子配线)801a、801b、 801c。从主配线802上的缓冲器602，向缓冲器602a延伸着支配线802a。从主配 线803上的缓冲器603，向缓冲器603a、603b、603c，分支着支配线803a、803b、803c。 从主配线804上的缓冲器604，向缓冲器604a延伸着支配线804a。
在从任意的第一节点(根驱动器700)分支的多条配线801～808中的配线 801上，最初出现的第二节点是缓冲器601。从该第二节点(缓冲器601)分支， 距向第二节点输入的信号的输入方向(从第二节点向着缓冲器601b的方向)规 定角度例如90度的角度以内的方向上存在的第三节点，是缓冲器601a、601b、 601c。仅向该第三节点(缓冲器601a、601b、601c)进行卷积，连接时钟配线 (801a、801b、801c)。
在从任意的第一节点(根驱动器700)分支的多条配线801～808中的配线 802上，最初出现的第二节点是缓冲器602。从该第二节点(缓冲器602)延伸， 距向第二节点输入的信号的输入方向90度的角度以内的方向上存在的第三节点，是 缓冲器602a。仅向该第三节点(缓冲器602a)进行卷积，连接时钟配线(802a)。
在从任意的第一节点(根驱动器700)分支的多条配线801～808中的配线 803上，最初出现的第二节点是缓冲器603。从该第二节点(缓冲器603)分支， 距向第二节点输入的信号的输入方向90度的角度以内的方向上存在的第三节点，是 缓冲器603a、603b、603c。仅向该第三节点(缓冲器603a、603b、603c)进行 卷积，连接时钟配线(803a、803b、803c)。
在从任意的第一节点(根驱动器700)分支的多条配线801～808中的配线 804上，最初出现的第二节点是缓冲器604。从该第二节点(缓冲器604)延伸， 距向第二节点输入的信号的输入方向90度的角度以内的方向上存在的第三节点，是 缓冲器604a。仅向该第三节点(缓冲器604a)进行卷积，连接时钟配线(804a)。
在图1中，与正交配线系850加之使用斜交配线系860。因此，有如配线808 上的Q1这样的，正交配线系850的格子与斜交配线系860的格子相交，能在8个 方向上配线的节点，和如Q2这样的仅能在4个方向上配线的节点。在Q2中，正 交配线系850的格子与斜交配线系860的格子不相交。
所述的“距信号的输入方向45度的角度以内的方向”，是指Q1这样的节点 中的距信号的输入方向0度、45度的角度方向、一45度的角度方向。这3个方向 的配线中的一个方向以上的配线分支或延伸。所述的“距信号的输入方向90度 的角度以内的方向”，是指Q2或者Q1这样的节点中的距信号的输入方向0度、45 度的角度方向、-45度的角度方向、90度的角度方向、-90度的角度方向。这5 个方向的配线中的一个方向以上的配线分支或延伸。
其结果，除了用于设定目标延迟的之外，没有迂回配线，能够避免缓冲器 601～604附近的配线的拥挤，同时ラウタビリテイ提高。
用图2说明本发明的第一实施方式涉及的时钟配置系统。本发明的第一实施 方式涉及的时钟配置系统包括输入装置9、中央运算处理器(CPU)100、输出 装置17、接口15、主计算机16、确定第三节点角度条件存储装置5c、电路信息 存储装置10、读出专用存储器(ROM)18、随机存取存储器(RAM)19、共用 总线20。
输入装置9向时钟配线处理部1输入想要设计的逻辑电路的电路信息。输出 装置17输出由CPU100处理的数据。主计算机16通过接口15，保存与输出装置17 输出的数据同样的数据，向监视器等输出。输入转置9、CPU100、输出装置17、接 口15、主计算机16、确定第三节点角度条件存储装置5c、电路信息存储装置10、 ROM18、RAM19通过共用总线20，进行数据的交换。
CPU100具有时钟配线处理部1、第一节点指定部2、次段节点指定部3、次 段节点数计数部4、第二节点指定部14、第三节点指定部5a、第三节点确定部5b、卷 积执行部11、传播延迟调整部8。卷积执行部11具有卷积对象删除部6和卷积配 线处理部7。
时钟配线处理部1以由输入装置9输入的逻辑电路的电路信息为基础，在半 导体晶片上配置根驱动器。在局部区中，用H树型结构进行时钟配线，在公用 区中，用星型结构进行时钟配线。在此进行的时钟配线是设计上的时钟配线， 实际上不需要进行时钟配线。
第一节点指定部2首先将由时钟配线处理部1配置的根驱动器作为第一节点。例 如图3(a)所示，首先，根驱动器701成为第一节点。
次段节点指定部3从由第一节点指定部2指定的第一节点开始，将在信号传 播方向上最初出现的节点作为次段节点。在图3(a)中，从第一节点701开始， 在信号传播方向上最初出现的缓冲器成为次段节点400a、400b、…。
次段节点数计数部4计数由次段节点指定部3指定的次段节点的数量。
第二节点指定部14将由次段节点指定部3指定的次段节点中的一个次段节 点作为第二节点。在图3(a)中，设次段节点400a是第二节点。
第三节点指定部5a以卷积后从第一节点向第三节点传播的时钟的传播延迟 至少不增加为条件，从与第二节点不同的次段节点开始，将在信号传播方向上 最初出现的节点作为第三节点。在图3(a)中，从与第二节点400a不同的次段 节点400b开始，设信号传播方向上最初出现的节点401b是第三节点。
以下关于“卷积”进行说明。如图3(a)、(b)所示，指定从根驱动器即第 一节点701分支的多条配线40a、b、…中的第一配线40a上最初出现的节点400a，作 为第二节点。指定从第一节点701分支的多条配线40a、b、…中的除了第一配线 以外的配线40b上第二个出现的节点401b，作为第三节点。之后，删除从第一节 点701至第三节点401b的配线40b、41b及节点400b。在第二节点400a中，从第一 配线41c分支新的配线41e，向第三节点401b连接。
在图3(a)中，第三节点是一个，但第三节点也可以是多个。该情况下， 删除从第一节点701至第三节点的配线及节点。在第二节点400a中，从第一配线 41c分支多条新的配线，分别向第三节点连接。
以下，关于“卷积后时钟的传播延迟至少不增加”进行说明。例如图3(b)所 示，在进行了卷积的情况下，从第一节点701至第三节点401b的传播延迟，没有 比图3(a)中的从第一节点701至节点401b的传播延迟增加。在图3(a)中，从 第一节点701开始，经配线40、40b、节点400b、配线41b传播到节点401b。在图 3(b)中，从第一节点701开始，经配线40、40a、节点400a、配线41c、配线41e 传播到第三节点401b。
第三节点确定部5b将由第三节点指定部5a指定的第三节点中的、满足存储 在确定第三节点角度条件存储装置5c中的条件的第三节点，作为确定第三节点。例 如，在第三节点确定部中考虑满足的条件是“确定第三节点存在于距向第二节 点输入的信号的输入方向90度的角度以内的方向上”的情况。存在于向第二节 点400a输入的信号的输入方向、即距配线40a的方向90度的角度以内的方向上的 第三节点401b、…成为确定第三节点。作为其他条件，有“确定第三节点存在 于距向第二节点输入的信号的输入方向45度的角度以内的方向上”等。
这些条件也可以是多个条件的组合。例如，在如图1中示出的Q1这样的能 在8个方向上配线的节点中，条件也可以是确定第三节点存在于距向第二节点输 入的信号的输入方向45度的角度以内的方向上，在如Q2这样的只能在4个方向 上配线的角度中，条件也可以是确定第三节点存在于距向第二节点输入的信号 的输入方向90度的角度以内的方向上。
卷积执行部11向由第三节点确定部5b确定的确定第三节点进行卷积。在超 过能驱动由第二节点指定部14指定的第二节点的载流容量时，卷积执行部11就 判断为不能卷积。因此，首先在不超过载流容量的范围内向确定第三节点进行 卷积，从其他的第二节点向剩余的确定第三节点进行卷积。
卷积对象删除部6删除从第一节点分支至确定第三节点的配线和从第一节 点分支至确定第三节点的配线上的节点。例如图3(b)所示，删除图3(a)中 示出的从第一节点701分支至确定第三节点401b的配线40b、节点400b。卷积配 线处理部7从第二节点分支配线，向确定第三节点连接。例如图3(b)所示，在 点Q上使配线41e从第二节点400a分支，向确定第三节点401b连接。
另外，卷积之后，第一节点指定部2将由第二节点指定部14指定的第二节点 作为新的第一节点。例如图3(b)所示，将卷积后的节点400a作为新的第一节 点。通过将节点400a作为新的第一节点，次段节点就变为节点401a、401b，节 点401a、401b就成为卷积的对象。
传播延迟调整部8调整时钟的传播延迟，实现零偏斜。
确定第三节点角度条件存储装置5c存储确定第三节点应该满足的角度条件。
电路信息存储装置10存储由输入装置9输入或由时钟配线处理部1时钟配线 后的逻辑电路的电路信息。电路信息存储装置10存储由卷积执行部11全部卷积 结束后的逻辑电路的电路信息。    
输出装置17输出由输入装置9输入的电路信息、由时钟配线处理部1时钟配 线后的逻辑电路的电路信息、由卷积执行部11全部卷积结束后的逻辑电路的电 路信息、已存储在电路信息存储装置10中的电路信息。
ROM18存储提高系统的基本输入输出系统(BIOS)。RAM19存储各种各样 的信息和运算结果。
通过用卷积执行部11卷积节点，即使在局部区的数量多的情况下，也能削 减从公用区向局部区的分支的数量。在分支数量的限制内保持了电迁移的制约， 并且能够高集成密度地实现时钟配线。
通过用第一节点指定部2，将卷积后的第二节点作为新的第一节点，能够相 继地向卷积后的信号传播方向进行节点的卷积，能够卷积可卷积的全部节点。
通过用第三节点指定部5a指定可卷积的节点，能够不增加信号的传播延迟 而正确地进行卷积，能够避免卷积后的误工作。
通过用第三节点确定部5b确定卷积的第三节点，能削减段和节点的数量， 晶片内的面积利用率增大，降低了消耗功率。
通过用传播延迟调整部8调整传播延迟，能够避免时钟配线后的误工作。
参照图2、图3(a)、(b)，用图4的流程图说明本发明的第一实施方式涉及 的时钟配置方法。
(A)首先，在步骤S201中，由输入装置9输入想要设计的逻辑电路的电路 信息。例如，CPU100受理图3(a)中示出的逻辑电路的电路信息，将该电路信 息存储在电路信息存储装置10中。
(B)在步骤S202中，时钟配线处理部1以由输入装置9输入的逻辑电路的 电路信息为基础，在半导体晶片上配置根驱动器。在局部区中，用H树型结构 进行时钟配线，在公用区中，用星型结构进行时钟配线。在公用区中，如图9 (c)所示，从设置在半导体晶片上的根驱动器702，分支多条配线71a～76a， 进行星型的时钟配线。
(C)在步骤S203中，以由时钟配线处理部1时钟配线后的逻辑电路的电路 信息为基础，利用第一节点指定部2，将根驱动器作为第一节点701。
(D)在步骤S204中，利用次段节点指定部3，指定从第一节点701沿着多 条配线40a、40b、…在信号传播方向上最初分别出现的节点400a、400b、…， 作为次段节点。
(E)在步骤S205中，利用次段节点数计数部4，计数由次段节点指定部3 指定的次段节点400a、400b、…的数量。
(F)在计数后的次段节点400a、400b、…是2个以上的情况下，就在步骤 S206中，第二节点指定部14将次段节点400a、400b、…中的一个次段节点400a 作为第二节点。
(G)在步骤S207a中，以卷积后从第一节点向第三节点传播的时钟的传播 延迟至少不增加为条件，第三节点指定部5a将从与图3(a)中示出的第二节点 400a不同的次段节点400b开始在信号传播方向上最初出现的节点401b，指定为 第三节点。
(H)在指定了第三节点的情况下，在步骤S207b中，用第三节点确定部5b， 将满足存储在确定第三节点角度条件存储装置5c中的条件的第三节点，确定为 确定第三节点。
(I)在步骤S208a中，利用卷积对象删除部6，删除从第一节点701分支至 确定第三节点401b的配线40b、41b和节点400b。
(J)在步骤S208b中，利用卷积配线处理部7，从第二节点400a分支出配线 41d、41e，将配线41e向确定第三节点401b连接。
(K)在向确定第三节点卷积后的情况下，在步骤S211中，由第一节点指 定部2，将第二节点400a作为新的第一节点。
(L)使用新的第一节点，再次反复步骤S204～S208，经由步骤S211，相 继地向信号传播方向卷积节点，卷积可卷积的全部节点。将由卷积执行部11全 部卷积结束后的逻辑电路的电路信息，存储在电路信息存储装置10中。
(M)在步骤S205中，在次段节点只有一个的情况下，在步骤S207a中，在 没利用第三节点指定部5a指定第三节点的情况下，就在步骤S207b中，在没确定 确定第三节点的情况下，在步骤S209中，用传播延迟调整部8进行传播延迟调整。
(N)最终，在步骤S210中，由时钟配线处理部1进行时钟配线。
这样，由于不仅从根驱动器，也从卷积后的节点分支配线，因此，即使局 部区的数量增多，也能够不超过从根驱动器向局部区的分支数的限制和电迁移 的制约，进行时钟配线处理。另外，由于削减了段和节点的数量，因此，晶片 内的面积利用率增大，降低了消耗功率。
上述时钟配置方法中的各步骤可以作为程序来写入。通过让计算机执行该 程序，能够进行本实施方式中说明的时钟配线处理。
(第二实施方式)
在利用时钟配线的延长来调整时钟的传播延迟，谋求偏斜的最小化的情况 下，若在延迟后的配线中配线电容增加了，则产生信号的前沿特性的降低。例 如，如图5(a)所示，为了用连结节点P3、P4的配线来调整时钟的传播延迟， 利用时钟配线L3、L4延长配线长。由于时钟配线L3、L4邻近，因此，在时钟配 线L3、L4之间配线电容增加，信号的上升时间就增大。另一方面，为了不使配 线电容增加，若利用不邻近的配线L5、L6来延迟配线长，则配线占有面积增大。
如图5(b)所示，本发明的第二实施方式涉及的集成电路装置的时钟配线， 连结任意节点P5和接着该节点传递信号的次段节点P6。该时钟配线由距直线方 向F1不足90度角度的配线方向的配线L7、L10、L11、L12构成。是用于设定目 标延迟的迂回时钟配线。即，使用图5(c)中示出的F2、F3、F4、F9方向的配 线中的某种组合来调整时钟的传播延迟。由于F2、F3、F4、F9方向的配线不平 行，因此，能够用不平行的迂回时钟配线设定目标延迟，能够防止配线电容的 增加和信号的前沿特性的下降。在与正交配线系加之使用图1中示出的斜交配线 系860的情况下，期望用位于第四象限的配线方向中的某种组合来调整传播延迟。 即，使用图5(c)中示出的F2、F3、F4方向的配线中的某种组合来调整时钟的 传播延迟。第四象限是连结任意节点P5和接着该节点传递信号的次段节点P6的 直线方向F1的象限。
如图5(b)所示，用配线方向F2、F3、F4的配线调整了时钟的传播延迟。 其结果，与用最短距离连结了节点P5和节点P6的配线L7、L8、L9相比，用实线 示出的时钟配线在Q3与P6之间有冗余性。若设正交配线系850的格子的单位长 度为L，则该冗余性等于(2-21/2)L。这样地，即使具有冗余性，也能够利用 不邻近的配线L10、L11、L12来调整时钟的传播延迟。其结果，能够抑制因配 线L10、L11、L12而配线电容的增加。防止在节点P5、P6间传播的信号的前沿 特性的降低，并且，不使配线占有面积增大而能够调整时钟的传播延迟。
用图6说明本发明的第二实施方式涉及的时钟配置系统。本发明的第二实施 方式涉及的时钟配置系统包括输入装置900、中央运算处理器(CPU)101、输 出装置901、接口46、主计算机47、共用总线910。另外，本发明的第二实施方 式涉及的时钟配置系统还包括组存储装置902、组电容/延迟时间存储装置903、 重心点存储装置904、缓冲单元位置存储部906、最大电容动量/最长时间存储装 置905、配线比率存储装置45、电容动量差/延迟时间差存储装置907、配线方向 存储装置908、F/F信息存储装置909、读出专用存储器(ROM)48、随机存取 存储器(RAM)49。
输入装置900输入想要设计的逻辑电路的双稳态多谐振荡器(F/F)信息。 输出装置901输出由CPU100处理的数据。主计算机47通过接口46，保存与输出 装置901输出的数据同样的数据，向监视器等输出。输入装置900、CPU101、输 出装置901、接口46、主计算机47、组存储装置902、组电容/延迟时间存储装置 903、重心点存储装置904、缓冲单元位置存储部906、最大电容动量/最长时间 存储装置905、配线比率存储装置45、电容动量差/延迟时间差存储装置907、配 线方向存储装置908、F/F信息存储装置909、读出专用存储器(ROM)48、随 机存取存储器(RAM)49通过共用总线910，进行数据的交换。
CPU101具有分组部21、组电容/延迟时间计算部22、重心点计算部23、缓 冲单元配置部24、最大电容动量/最长延迟时间计算部25、电容动量差/延迟时间 计算部26、配线方向决定部27、配线比率计算部28、配线处理部29。
分组部21根据由输入装置900输入的想要设计的逻辑电路的F/F信息，将2 以上的F/F或已经用平衡木结线的2以上的F/F群分组。
组电容/延迟时间计算部22计算由分组部21分组后的各组的容量或信号的 传播延迟时间。容量中包括F/F的输入容量和配线电容。
重心点计算部23计算各组的电容动量或信号的传播延迟时间相等的点(重 心点)的位置。如下进行重心点的位置的计算。如图8所示，在由分组部21分成 4个组的情况下，设各组的容量为C1、C2、C3、C4。设从整体的重心点G5向各 组的重心点G1、G2、G3、G4的欧几里德距离为D1、D2、D3、D4，式(1)成 立。
D1×C1＝D2×C2＝D3×C3＝D4×C4…(1)
满足式(1)的G5的位置就成为整体的重心点。即，全部电容动量(DX× CX)相等的点成为整体的重心点。再有，在考虑配线电阻后必须要进一步进行 高精度的延迟时间的调整的情况下，也可以将使得从重心点G5到达各组的F/F 的信号传播延迟时间相等的G5的位置，作为整体的重心点。
缓冲单元配置部24将缓冲单元配置在距重心点最近且适当的位置上。图8 中的重心点G5的位置不在配线上。因此，将缓冲单元777配置在距重心点G5最 近且是正交配线系850的格子与斜交配线系860的格子的交点即点G6上。
最大电容动量/最长延迟时间计算部25计算各组的电容动量或向F/F的延迟 时间中的最大或最长的值。各组的电容动量或向F/F的延迟时间，是用可实现的 最短的配线，从由缓冲单元配置部24配置的缓冲单元向各组的重心点进行结线 的情况。例如在图8中，使用正交配线系850和斜交配线系860，用最短距离的配 线K1、K2、K3、K4，从缓冲单元777向各组的重心点G1～G4进行结线。该情 况下，最大电容动量/最长延迟时间计算部25计算各组的电容动量(D1×C1、 D2×C2、D3×C3、D4×C4)或各组的向F/F的延迟时间中的最大或最长的值。
电容动量差/延迟时间差计算部26计算由最大电容动量/最长延迟时间计算 部25计算的最大电容动量或最长延迟时间与其他路径中的电容动量或延迟时间 的差。例如在图8中，配线K2上的电容动量D2×C2最大。该情况下，电容动量 差/延迟时间差计算部26计算配线K1、K3、K4的电容动量与配线K2的电容动量 的差。
配线方向决定部27决定各配线中的调整时钟的传播延迟的配线。决定的配 线方向是距进行结线的节点间的直线方向不足90度的角度方向中的某种组合。 例如图5(b)所示，决定距连结任意节点P5与接着该节点传递信号的次段节点 P6的直线方向F1不足90度的角度方向中的某种组合。即，使用图5(c)中示出 的F2、F3、F4、F9方向的配线中的某种组合来调整时钟的传播延迟。在与正交 配线系850加之使用斜交配线系的情况下，期望用位于连结节点P5与P6的直线方 向F1的象限即第四象限的配线方向中的某种组合来调整传播延迟。即，使用图5 (c)中示出的F2、F3、F4方向的配线中的某种组合，调整时钟的传播延迟。
配线比率计算部28计算为了调整时钟的传播延迟，在由配线方向决定部27 决定的配线方向上，用什么样的比率进行配线。例如图5(b)所示，用F2、F3、 F4方向的配线调整了时钟的传播延迟，其结果，与用最短距离连结了节点P5和 节点P6的配线L7、L8、L9相比，Q3与P6之间有冗余性。若设正交配线系850的 格子的单位长度为L，则该冗余性等于(2-21/2)L。这样，若设L12的配线长为 δL，则由于设置了冗余性后的配线长增加(2-21/2)δL，因此，电容动量增加 C6×(2-21/2)δL(将P6为重心的组的电容设为C6)。这样地，通过调整L12的 配线比率δ，就能够调整电容动量或延迟时间。这样地，即使具有冗余性，也能 够利用不邻近的配线L10、L11、L12来调整时钟的传播延迟。其结果，能够抑 制因配线L10、L11、L12而配线电容的增加。防止在节点P5、P6间传播的信号 的前沿特性的降低，并且，不使配线占有面积增大而能够调整时钟的传播延迟。
配线处理部29基于由配线比率计算部28计算的配线比率，在基板上进行最 佳配线。
组存储装置902存储由分组部21分组后的F/F信息。组电容/延迟时间存储装 置903存储由组电容/延迟时间计算部22计算的各组电容或信号的传播延迟时间。重 心点存储装置904存储由重心点计算部23计算的重心点的位置。缓冲单元位置存 储部906存储由缓冲单元配置部24配置的缓冲单元的位置。最大电容动量/最长 时间存储装置905存储由最大电容动量/最长延迟时间计算部25计算的最大电容 动量或最长时间。电容动量差/延迟时间差存储装置907存储由电容动量差/延迟 时间差计算部26计算的电容动量或延迟时间的差。配线方向存储装置908存储由 配线方向决定部27决定的配线方向。配线比率存储装置45存储由配线比率计算 部28计算的配线比率。F/F信息存储装置909存储由输入装置900输入的F/F信息。 ROM18存储提高系统的基本输入输出系统(BIOS)。RAM19存储各种各样的信 息和运算结果。
参照图6和图8，用图7的流程图说明本发明的第二实施方式涉及的时钟配置 方法。
(イ)首先，在步骤S300中，由输入装置900输入想要设计的逻辑电路的 F/F信息。将由输入装置900输入的F/F信息，存储在F/F信息存储装置909中。在 步骤S301中，分组部21分组F/F群。
(ロ)在步骤S302中，组电容/延迟时间计算部22计算由分组部21分组后的 各组的电容或信号的传播延迟时间。
(ハ)在步骤S303中，重心点计算部23计算各组的重心点G5的位置。在步 骤S304中，缓冲单元配置部24将缓冲单元777配置在距重心点G5最近且适当的 位置上。
(ニ)在步骤S305中，最大电容动量/最长延迟时间计算部25计算各组的电 容动量或向F/F的延迟时间中的最大或最长的值，各组的电容动量或向F/F的延 迟时间，是用最短的配线K1～K4，从由缓冲单元配置部24配置的缓冲单元777 向各组的重心点G1～G4进行结线的情况。
(ホ)在步骤S306中，电容动量差/延迟时间差计算部26计算由最大电容动 量/最长延迟时间计算部25计算的最大电容动量或最长延迟时间与其他路径中 的电容动量或延迟时间的差。
(ヘ)在步骤S307中，配线方向决定部27决定各配线中的调整时钟的传播 延迟的配线。在步骤S308中，配线比率计算部28为了调整时钟的传播延迟(使 得电容动量或延迟时间相等)，计算在由配线方向决定部27决定的配线方向上， 用什么样的比率进行配线。
(ト)在步骤S309中，配线处理部29基于由配线比率计算部28计算的配线 比率，从缓冲单元777向各组进行配线。
上述时钟配置方法中的各步骤可以作为程序来写入。通过让计算机执行该 程序，能够进行本实施方式中说明的时钟配线处理。
在本发明的第一实施方式和第二实施方式中，使用了缓冲器，但也可以是 中继器。所述的“中继器”是指进行流经配线上的信号的再生和中继的元件。
通过考虑这里公开的详细说明和实践这里公开的发明，本领域的技术人员 将很清楚本发明的其它实施方式。意思是说，详细说明和示例性的实施例应仅 被认为是示例性的，接下来的权利要求显示了本发明真正的范围和精神。
相关申请的交叉引用
本申请基于并要求2003年3月24日申请的在先的日本专利申请 No.2003-81321的优先权，其全文作为参考包含在本文中。