一种自对准双层沟道金属氧化物薄膜晶体管及其制作方法
阅读：635发布：2020-05-25
专利汇可以提供一种自对准双层沟道金属氧化物薄膜晶体管及其制作方法专利检索，专利查询，专利分析的服务。并且本 发明 提供一种自对准双层 沟道 金属 氧 化物 薄膜 晶体管及其制作方法，其步骤包括：在衬底上淀积一厚的高 电阻 率 金属氧化物 半导体 层，以及一薄的低电阻率金属氧化物层，形成双层沟道； 光刻 和 刻蚀 双层沟道，形成有源区图形；在双层沟道上形成栅介质层和栅 电极 ；在整个衬底上淀积一层含H 覆盖 层 ，然后对其进行 热处理 ，使H扩散进入未被栅电极和栅介质所覆盖的沟道区外的金属氧化物中，形成重掺杂的低电阻率源漏区；制备 接触 孔和接触电极。本发明采用自对准双层沟道顶栅结构，能够降低源漏电阻，降低环境光对器件的影响，降低关态 电流 ，提高器件的开态电流和迁移率。，下面是一种自对准双层沟道金属氧化物薄膜晶体管及其制作方法专利的具体信息内容。
1.一种自对准双层沟道金属氧化物薄膜晶体管的制作方法，其步骤包括：
1)在衬底上淀积一厚的高电阻率金属氧化物半导体层，以及一薄的低电阻率金属氧化物层，形成双层沟道；所述厚的高电阻率金属氧化物半导体层的厚度为10nm～200nm，所述薄的低电阻率金属氧化物层的厚度≤15nm；
2)光刻和刻蚀所述双层沟道，形成有源区图形；
3)在所述双层沟道上形成栅介质层；
4)在所述栅介质层上淀积栅极导电层；
5)光刻和刻蚀所述栅极导电层和所述栅介质层，分别形成栅电极和栅介质图形；
6)在整个衬底上淀积一层含H覆盖层，然后对其进行热处理，在热处理过程中，图形化的栅电极和栅介质充当掩膜阻挡H扩散进入沟道区域，使H只能扩散进入未被栅电极和栅介质所覆盖的双层沟道区外的金属氧化物中，形成自对准的重掺杂的低电阻率源漏区；
7)光刻和刻蚀所述含H覆盖层，形成接触孔；
8)淀积导电层，并通过光刻和刻蚀形成接触电极。
2.如权利要求1所述的方法，其特征在于：所述高电阻率金属氧化物半导体层材料为非晶、微晶或多晶结构材料，所述低电阻率金属氧化物层为半导体或导体。
3.如权利要求1所述的方法，其特征在于：所述含H覆盖层为SiNx或SiOx，其厚度为50nm～300nm，采用等离子体增强化学气相淀积方法形成。
4.如权利要求1所述的方法，其特征在于：所述热处理的温度为100℃～350℃。
5.如权利要求1至4中任一项所述的方法，其特征在于：所述衬底为玻璃衬底或柔性衬底。
6.如权利要求1至4中任一项所述的方法，其特征在于：在所述衬底上淀积一缓冲层，然后制作所述双层沟道。
7.如权利要求1至4中任一项所述的方法，其特征在于：所述栅介质层为氧化硅、氮化硅、氧化铝、氧化铪或有机介质等材料，采用等离子增强化学气相淀积、原子层淀积、磁控溅射、反应溅射或旋涂方法形成，其厚度为100nm～400nm；所述栅介质层为单层栅介质，或者是双层或多层介质材料形成的复合栅介质。
8.如权利要求1至4中任一项所述的方法，其特征在于：所述栅电极为金属或非金属导电材料，其厚度为50nm～300nm；所述接触电极为金属或非金属导电材料，其厚度为100nm～
300nm。
9.根据权利要求1至8中任一项所述的方法制作的自对准双层沟道金属氧化物薄膜晶体管。
一种自对准双层沟道金属氧化物薄膜晶体管及其制作方法
技术领域
背景技术
[0002] 薄膜晶体管（TFTs:thin-film transistors）作为一种类MOS器件，其一直是平板显示技术的核心器件。薄膜晶体管主要应用于平板显示面板像素电路开关控制、像素电路驱动以及显示面板外围驱动电路。除此之外，薄膜晶体管还被广泛研究应用于传感器，存储器，处理器等领域。薄膜晶体管按照有源层材料的不同可以分为很多种，包括传统的硅基薄膜晶体管、金属氧化物薄膜晶体管（Oxide TFTs）以及有机薄膜晶体管（Organic TFTs）等。在各种不同沟道材料薄膜晶体管中，现今被产业界大面积应用的主要是兴起于20世纪80年代的硅基薄膜晶体管，如氢化非晶硅薄膜晶体管(a-Si:H TFTs)和多晶硅薄膜晶体管（poly-Si TFTs）。但是，随着显示技术的不断发展，这些硅基薄膜晶体管的缺点日益突出，主要表现在氢化非晶硅薄膜晶体管的低迁移率和差稳定性，多晶硅薄膜晶体管工艺复杂、高成本以及大面积器件特性一致性差。这些都将严重限制氢化非晶硅薄膜晶体管和多晶硅薄膜晶体管在未来大尺寸、高分辨率、高帧频、透明柔性显示方面的应用。
[0003] 金属氧化物薄膜晶体管技术是近几年兴起的一种新技术，相较于前述的硅基薄膜晶体管技术，其具有很多的优势。主要表现在高迁移率、好的器件性能一致性、工艺简单、工艺温度低、稳定性好，可见光透过率高等。金属氧化物薄膜晶体管采用的是金属氧化物材料作为沟道，这些材料主要是氧化锌基和氧化铟基材料，包括氧化锌（ZnO）、氧化铟(In2O3)、铝参杂氧化锌（AZO）、硼掺杂氧化锌（BZO）、镁掺杂氧化锌(MZO)、氧化铟镓锌（IGZO）、氧化镓锌（GZO）、氧化铟锡（ITO）、氧化锡（SnO2）、氧化亚锡（SnO）和氧化亚铜（Cu2O）等。
[0004] 在常规的薄膜晶体管制备工艺和结构中，栅电极和源漏电极之间有较大的交叠量，以此来实现高器件性能和简化工艺。但是，栅电极和源漏之间的交叠会引入大的寄生电容，在以薄膜晶体管为开关元器件的电路工作过程中，这些寄生电容会将栅电极上的时钟信号耦合到漏电极，影响电路工作，即时钟馈通效应；同时大的寄生电容也会降低器件的工作速度和截止频率fT。自对准工艺正好可以减小薄膜晶体管栅电极和源漏之间的交叠量，减小寄生电容，所以自对准结构薄膜晶体管制备工艺及其特性具有很高的研究和应用价值。
[0005] 相较于底栅结构器件，顶栅结构易于实现自对准，但是自对准顶栅结构器件源漏区域电阻对器件性能影响很大，在大面积面板生产线中，与其兼容的低阻源漏形成工艺显得极其重要；而且，顶栅结构器件受环境光的影响大，器件关态电流在有环境光辐照下会变大，影响器件可靠性及功耗。
[0006] 虽然金属氧化物薄膜晶体管相较于氢化非晶硅薄膜晶体管具有高的载流子迁移率，但是单层沟道器件迁移率也只是在几平方厘米每伏秒到几十平方厘米每伏秒量级，不能够满足数据电路驱动的要求。
发明内容
[0007] 本发明的目的在于提供一种新的自对准顶栅结构金属氧化物薄膜晶体管及其制备方法，采用自对准顶栅双层沟道结构，能够实现降低源漏电阻、降低栅电极与源漏电极的寄生电容、降低环境光对器件的影响、降低关态电流、提高器件的开态电流和迁移率等目的。
[0008] 本发明先在衬底上依次淀积厚的高电阻率金属氧化物半导体层、薄的低电阻率金属氧化物层、绝缘介质层和导电薄膜并图形化后，采用等离子体增强化学气相淀积方法（PECVD）淀积一层含H覆盖层，如SiNx或SiOx覆盖层。因为在等离子增强化学气相淀积方法中，分别利用硅烷SiH4和氨气NH3反应生成SiNx、利用硅烷SiH4和一氧化二氮N2O或氧气O2反应生成SiOx，在生成的SiNx和SiOx膜中会含有一定量的H。将器件热处理，促使SiNx或SiOx中的H扩散进入下层材料中，由于图形化的栅电极和栅介质存在，H不能够扩散进入栅电极和栅介质正下方的金属氧化物沟道区域，而只能是扩散进入沟道区两侧的双层金属氧化物区域，这样就实现了对沟道两侧双层金属氧化物进行掺杂的目的，极大的降低了电阻率，形成自对准的源漏区域。虽然在PECVD方法中生成的SiOx和SiNx中H的浓度并不是很固定，但是一般情况下生长的SiOx和SiNx中H的浓度足以实现此功能。同时，采用厚的高电阻率金属氧化物半导体层加上薄的低电阻率金属氧化物层双层沟道，沟道区更加易于形成非晶态，形成高质量的沟道；可以减弱顶栅结构器件受环境光影响程度。低电阻率层的引入可以提高器件的开态电流和迁移率；另外，通过控制薄的低电阻率金属氧化物层的厚度可以得到合适的阈值电压，在关态时能够有效关断。SiNx或SiOx覆盖层除了提供H外，还能充当器件的钝化层，并结合后道工艺如光刻刻蚀接触孔、引出电极制备完整的TFT器件。
[0009] 本发明方法所制作的自对准顶栅双层沟道金属氧化物薄膜晶体管，形成于玻璃或者柔性衬底之上，包括一沟道区、一源区、一漏区、一栅介质层、一栅电极、一钝化层和接触电极；所述沟道区为由薄的低电阻率金属氧化物层和厚的高电阻率金属氧化物半导体层构成的双层沟道，位于衬底之上或者位于淀积有缓冲层的衬底之上；源区和漏区为掺杂的金属氧化物薄膜，位于沟道区两侧，栅介质层位于沟道区之上，栅电极位于栅介质层之上，钝化层位于整个器件表面，接触电极将器件的各电极与后续的布线层连接。
[0010] 上述自对准双层沟道金属氧化物薄膜晶体管的制作方法，包括以下步骤：
[0011] 1)双层沟道生成步骤：在衬底上淀积一高电阻率金属氧化物半导体层，以及一低电阻率金属氧化物层，形成双层沟道；
[0012] 2)有源区图形化步骤：光刻和刻蚀所述双层沟道，形成有源区图形；
[0013] 3)栅介质层生成步骤：在所述双层沟道上形成栅介质层；
[0014] 4)栅电极层生成步骤：在所述栅介质层上淀积一层栅极导电层；
[0015] 5)栅电极和栅介质图形化步骤：光刻和刻蚀栅极导电层和栅介质层，分别形成栅电极和栅介质图形；
[0016] 6)源漏区域处理步骤：在整个衬底上淀积一层含H覆盖层，然后对其进行热处理，使H扩散进入未被栅电极和栅介质所覆盖的沟道区外的金属氧化物中，降低沟道区外的金属氧化物材料的电阻率，形成重掺杂的低电阻率源漏区；
[0017] 7)接触孔形成步骤：光刻和刻蚀所述含H覆盖层，形成接触孔；
[0018] 8)接触电极形成步骤：淀积导电层，光刻和刻蚀形成接触电极。
[0019] 上述制作方法中，步骤1）中所使用衬底上可以淀积一层缓冲层，淀积的缓冲介质层一般为氧化硅和/或氮化硅，由等离子体增强化学气相淀积方法形成。
[0020] 上述制作方法中，步骤1）所述高电阻率金属氧化物半导体层较厚，所述低电阻率金属氧化物层较薄，优选地，前者的厚度为10nm～200nm，后者的厚度≤15nm。厚的高电阻率金属氧化物半导体层为非晶、微晶或多晶的金属氧化物半导体薄膜，一般为氧化锌（ZnO）、氧化铟(In2O3)、铝参杂氧化锌（AZO）、硼掺杂氧化锌（BZO）、镁掺杂氧化锌(MZO)、氧化铟镓锌（IGZO）、氧化镓锌（GZO）、氧化铟锡（ITO）等。采用直流或者射频磁控溅射技术或者反应溅射技术生长。在生长的高电阻率金属氧化物半导体薄膜时，使用陶瓷靶或者金属/合金靶，纯度≧99.99%。薄的低电阻率金属氧化物层为半导体或导体，可以为非晶、微晶或多晶薄膜，一般为氧化锌（ZnO）、氧化铟(In2O3)、铝掺杂氧化锌（AZO）、硼掺杂氧化锌（BZO）、镁掺杂氧化锌(MZO)、氧化铟镓锌（IGZO）、氧化镓锌（GZO）、氧化铟锡（ITO）、氧化铟锌（IZO）等。采用直流或者射频磁控溅射技术或者反应溅射技术生长。在生长的高电阻率金属氧化物半导体薄膜时，使用陶瓷靶或者金属/合金靶，纯度≧99.99%。
[0021] 上述制作方法中，步骤3）所淀积的绝缘介质层可为氮化硅（SiNx）和/或氧化硅（SiOx）等，由等离子体增强化学气相淀积（PECVD）方法形成；也可以为氧化铝和或氧化铪等高介电常数金属氧化物介质，由原子层淀积、射频磁控溅射或反应溅射等方法形成；也可以为有机介质材料，由旋涂等方法形成；绝缘介质层可以是上述等材料组成的单层栅介质层，也可以是几种介质材料组成的复合栅介质层。
[0022] 上述制作方法中，步骤4）所淀积的导电层一般为金属或者金属氧化物导电薄膜等，金属一般包括钼、铬、钛、铝等，由磁控溅射、电子束蒸发或者热蒸发方法形成；金属氧化物导电薄膜一般包括氧化铟锡（ITO）、铝掺杂氧化锌（AZO）、硼掺杂氧化锌（BZO）等，由磁控溅射或光学镀膜等方法形成；可以是单一材料导电层，也可以是双层或多层导电材料组成的复合导电层。
[0023] 上述制作方法中，步骤6）所淀积的含H覆盖层是SiNx或SiOx，采用等离子体增强化学气相淀积（PECVD）方法形成，并在100℃～350℃下热处理促使SiNx或SiOx中的H扩散进入下层材料中。
[0024] 上述制作方法中，步骤8）所淀积的导电层一般为金属或者金属氧化物导电薄膜，金属一般包括钼、铬、钛、铝等，由磁控溅射、电子束蒸发或者热蒸发方法形成；金属氧化物导电薄膜一般包括氧化铟锡（ITO）、铝掺杂氧化锌（AZO）、硼掺杂氧化锌（BZO）等，由磁控溅射或光学镀膜等方法形成；可以是单层材料，也可以是双层或多层导电材料组成的复合导电层材料。
[0025] 相比于传统的底栅结构，顶栅结构易于实现自对准。但是顶栅结构器件沟道区暴露于环境光中，可能导致器件的关态电流较大。器件对环境光的敏感程度与沟道区的厚度有关，减小沟道区的厚度可以降低环境光对器件的影响。然而，采用薄沟道区和源漏区的薄体区方案可能导致源漏接触电阻大，降低器件的电学性能；而且，在有源层生长过程中，起始阶段的成膜质量一般不会太好，所以，薄体区方案一般不会得到高质量的沟道区。传统器件中，因为沟道区一般载流子浓度低，器件的迁移率低。与这些现有技术相比，本发明的优点和积极效果如下：
[0026] 本发明制备的金属氧化物薄膜晶体管具有自对准顶栅结构，采用厚的高电阻率层加薄的低电阻率层的双层沟道。低电阻率沟道层因载流子浓度高，使得器件具有高迁移率、高开态电流，可以解决传统结构中全部采用高电阻率沟道区导致的器件迁移率低问题；低电阻率层很薄，在关态时容易实现全耗尽，可以解决传统结构中全部采用厚低电阻率沟道区导致的阈值电压很负，不能有效关断问题；同时，该层很薄，可以改善器件受环境光影响程度。本发明中，采用高电阻率沟道层降低环境光对器件的影响；同时，其一般为非晶态，能够保证于其上生长的低电阻率区倾向于非晶态且有很好的质量。本发明方法器件制备工艺中，以图形化的栅电极和栅介质为掩膜，在热处理下促使SiNx或SiOx覆盖层中的H扩散进入源漏区域，能够对厚的高电阻率源漏区金属氧化物进行掺杂，有效降低源漏电阻，同时实现栅电极和源漏区域自对准，降低栅电极与源漏电极间的寄生电容。SiNx或SiOx覆盖层可以直接作为器件的钝化层。附图说明
[0027] 图1～7图依次示出了本发明实施例一中的薄膜晶体管的主要制作工艺步骤，其中：
[0028] 图1示意了双层沟道形成的工艺步骤；
[0029] 图2示意了有源区岛光刻刻蚀工艺步骤；
[0030] 图3示意了栅介质和栅电极层淀积工艺步骤；
[0031] 图4示意了栅电极和栅介质光刻刻蚀工艺步骤；
[0032] 图5示意了SiNx覆盖层形成工艺步骤；
[0033] 图6示意了接触孔形成工艺步骤；
[0034] 图7示意了接触电极形成工艺步骤；
[0035] 图8-14依次示出了本发明实施例二中的薄膜晶体管的主要制作工艺步骤，其中：
[0036] 图8示意了双层沟道形成的工艺步骤；
[0037] 图9示意了有源区岛光刻刻蚀工艺步骤；
[0038] 图10示意了栅介质和栅电极层淀积工艺步骤；
[0039] 图11示意了栅电极和栅介质光刻刻蚀工艺步骤；
[0040] 图12示意了SiOx覆盖层形成工艺步骤；
[0041] 图13示意了接触孔形成工艺步骤；
[0042] 图14示意了接触电极形成工艺步骤；
[0043] 图15-22依次示出了本发明实施例三中的薄膜晶体管的主要制作工艺步骤，其中：
[0044] 图15示意了缓冲层形成工艺步骤；
[0045] 图16示意了双层沟道形成的工艺步骤；
[0046] 图17示意了有源区岛光刻刻蚀工艺步骤；
[0047] 图18示意了栅介质和栅电极层淀积工艺步骤；
[0048] 图19示意了栅电极和栅介质光刻刻蚀工艺步骤；
[0049] 图20示意了SiNx覆盖层形成工艺步骤；
[0050] 图21示意了接触孔形成工艺步骤；
[0051] 图22示意了接触电极形成工艺步骤；
[0052] 图23～29图依次示出了本发明实施例四中的薄膜晶体管的主要制作工艺步骤，其中：
[0053] 图23示意了双层沟道形成的工艺步骤；
[0054] 图24示意了有源区岛光刻刻蚀工艺步骤；
[0055] 图25示意了栅介质和栅电极层淀积工艺步骤；
[0056] 图26示意了栅电极和栅介质光刻刻蚀工艺步骤；
[0057] 图27示意了SiNx覆盖层形成工艺步骤；
[0058] 图28示意了接触孔形成工艺步骤；
[0059] 图29示意了接触电极形成工艺步骤。
[0060] 图中标号说明：1-衬底，2-高电阻率金属氧化物半导体层，3-低电阻率金属氧化物层，4-光刻胶，5-栅介质层1，6-栅电极，7-光刻胶，8-含H覆盖层，9、10-源区和漏区，11、12、13-接触孔，14、15、16-接触电极和互连线，17-缓冲层，18-栅介质层2。
具体实施方式
[0061] 下面通过具体实施例和附图，对本发明做进一步说明。
[0062] 本发明提供的薄膜晶体管制作方法的特征在于沟道区采用薄的低电阻率金属氧化物层加上厚的高电阻率金属氧化物半导体层的双层沟道。通过在器件的表面淀积一层含有H的SiNx或SiOx覆盖层，热处理驱使覆盖层中的H扩散进入薄膜晶体管源漏区域的高电阻率金属氧化物中，使得高电阻率的金属氧化物源漏区电阻率降低。在热处理过程中，图形化的栅电极和栅介质充当掩膜阻挡H扩散进入沟道区域，而沟道区外则被H掺杂，故制作的薄膜晶体管具有自对准结构。同时，沟道区采用的是高电阻率金属氧化物半导体薄膜加低电阻率金属氧化物薄膜结构的双层沟道，低电阻率层可以有效提高器件的开态电流和迁移率；薄的低电阻率沟道和厚的高电阻率沟道对环境光敏感程度较传统器件大为降低，其更加容易形成高质量的非晶沟道。
[0063] 该晶体管形成于玻璃衬底或柔性衬底上，衬底上可以淀积一层缓冲层。整个结构包括一栅电极、一栅介质层、一低电阻率金属氧化物层加高电阻率金属氧化物半导体层沟道、一掺杂金属氧化物源区、一掺杂金属氧化物漏区、一含H覆盖层，以及接触电极。低电阻率金属氧化物层和高电阻率金属氧化物半导体层位于栅电极和栅介质正下方的区域为沟道区；沟道区两侧区域分别为源区和漏区；以栅电极为掩膜掺杂源漏区域使得栅电极和源区、漏区实现自对准。含H覆盖层即为器件的钝化层。接触电极将器件的各电极引出。
[0064] 高电阻率金属氧化物半导体层淀积于玻璃衬底之上，其一般为氧化锌基或氧化铟基薄膜材料，由磁控溅射方法或反应溅射方法形成，厚度为10nm～200nm。低电阻率金属氧化物层淀积于高电阻率金属氧化物半导体层之上，其一般为氧化锌基或氧化铟基薄膜材料，由磁控溅射方法或反应溅射方法形成，厚度≤15nm。栅介质可为氧化硅、氮化硅、氧化铝和氧化铪及有机介质等绝缘介质，由等离子增强化学气相淀积（PECVD）、原子层淀积（ALD）、磁控溅射、反应溅射或旋涂等方法形成；绝缘介质层可以是上述等材料组成的单层栅介质层，也可以是几种介质材料组成的复合栅介质层；栅介质的厚度一般为100nm～400nm。栅电极为金属或非金属导电材料，如钼、铬、钛、铝等金属，氧化铟锡（ITO）、铝掺杂氧化锌（AZO）和硼掺杂氧化锌（BZO）等非金属导电材料，可以是单一材料导电层，也可以是双层或多层导电材料组成的复合导电层，其厚度一般为50nm～300nm，由磁控溅射、电子束蒸发或热蒸发等形成。SiNx或SiOx覆盖层厚度一般为50nm～300nm，由等离子体增强化学气相淀积（PECVD）形成。接触电极为金属或非金属导电材料，一般为钼、铝和氧化铟锡（ITO）等，可以是单一材料导电层，也可以是双层或多层导电材料组成的复合导电层；厚度一般为100nm～300nm，由磁控溅射、电子束蒸发或热蒸发等形成。
[0065] 下面通过具体实施方式结合附图对本发明作进一步详细说明。
[0066] 实施例一：
[0067] 本发明所述薄膜晶体管的制作方法的一具体实例如图1至图7所示，包括以下步骤：
[0068] 如图1所示，所用衬底1为玻璃衬底或柔性衬底，在衬底上磁控溅射生长一层60nm高电阻率的金属氧化物半导体氧化铟镓锌（IGZO）薄膜2；接着再磁控溅射生长一层5nm的低电阻率的氧化铟锡薄膜（ITO）3。
[0069] 如图2所示，旋涂光刻胶4，光刻和刻蚀氧化铟锡和氧化铟镓锌薄膜；采用丙酮超声去除光刻胶4。
[0070] 如图3所示，在低电阻率氧化铟锡薄膜3之上采用等离子体增强化学气相淀积（PECVD）方法淀积一层200nm的氧化硅薄膜5（即栅介质层）；接着再采用磁控溅射生长一层150nm的金属钼膜6（即栅电极）。
[0071] 如图4所示，旋涂光刻胶7，光刻和刻蚀钼电极、氧化硅栅介质；采用丙酮超声去除光刻胶。
[0072] 如图5所示，采用等离子体增强化学气相淀积（PECVD）方法淀积一层200nm的SiNx覆盖层8，淀积完成后，将器件置于350℃热处理条件下，促使覆盖层中的H扩散进入未被栅电极和栅介质覆盖的氧化铟锡和氧化铟镓锌区域9、10，达到对该区域掺杂以降低电阻率的目的。
[0073] 如图6所示，光刻和刻蚀形成各电极的接触孔11、12、13。
[0074] 如图7所示，用磁控溅射方法淀积一层200nm的氧化铟锡（ITO）膜，然后光刻和刻蚀形成薄膜晶体管各电极的接触电极和互连线14、15、16。
[0075] 实施例二：
[0076] 本发明所述薄膜晶体管的制作方法的另一具体实例如图8至图14所示，包括以下步骤：
[0077] 如图8所示，所用衬底1为玻璃衬底，在衬底上磁控溅射生长一层80nm的高电阻率的金属氧化物半导体氧化铟镓锌（IGZO）薄膜2；接着再磁控溅射生长一层15nm的低电阻率的氧化铟锡薄膜（ITO）3。
[0078] 如图9所示，旋涂光刻胶4，光刻和刻蚀氧化铟锡和氧化铟镓锌薄膜；采用丙酮超声去除光刻胶4。
[0079] 如图10所示，在低电阻率氧化铟锡薄膜3之上采用等离子体增强化学气相淀积（PECVD）方法淀积一层300nm的氧化硅薄膜5；接着再采用磁控溅射生长一层300nm的金属钼膜6。
[0080] 如图11所示，旋涂光刻胶7，光刻和刻蚀钼电极、氧化硅栅介质；采用丙酮超声去除光刻胶。
[0081] 如图12所示，采用等离子体增强化学气相淀积（PECVD）方法淀积一层300nm的SiOx覆盖层8，淀积完成后，将器件置于300℃热处理条件下，促使覆盖层中的H扩散进入未被栅电极和栅介质覆盖的氧化铟锡和氧化铟镓锌区域9、10，达到对该区域掺杂以降低电阻率的目的。
[0082] 如图13所示，光刻和刻蚀形成各电极的接触孔11、12、13。
[0083] 如图14所示，用磁控溅射方法淀积一层300nm的氧化铟锡（ITO）膜，然后光刻和刻蚀形成薄膜晶体管各电极的接触电极和互连线14、15、16。
[0084] 实施例三：
[0085] 本发明所述薄膜晶体管的制作方法的另一具体实例如图15至图22所示，包括以下步骤：
[0086] 如图15所示，所用衬底1为柔性衬底，采用等离子体增强化学气相淀积（PECVD）方法在衬底1上生长一层100nm SiO2缓冲层17。
[0087] 如图16所示，在淀积有缓冲层的衬底上磁控溅射生长一层40nm的高电阻率的金属氧化物半导体氧化铟镓锌（IGZO）薄膜2；接着再磁控溅射生长一层5nm的低电阻率的氧化铟锡薄膜（ITO）3。
[0088] 如图17所示，旋涂光刻胶4，光刻和刻蚀氧化铟锡和氧化铟镓锌薄膜；采用丙酮超声去除光刻胶4。
[0089] 如图18所示，在低电阻率氧化铟锡薄膜3之上采用等离子体增强化学气相淀积（PECVD）方法淀积一层100nm的氧化硅薄膜5；接着再采用磁控溅射生长一层50nm的金属钼膜6。
[0090] 如图19所示，旋涂光刻胶7，光刻和刻蚀钼电极、氧化硅栅介质；采用丙酮超声去除光刻胶7。
[0091] 如图20所示，采用等离子体增强化学气相淀积（PECVD）方法淀积一层100nm的SiNx覆盖层8，淀积完成后，将器件置于150℃热处理条件下，促使覆盖层中的H扩散进入未被栅电极和栅介质覆盖的氧化铟锡和氧化铟镓锌区域9、10，达到对该区域掺杂以降低电阻率的目的。
[0092] 如图21所示，光刻和刻蚀形成各电极的接触孔11、12、13。
[0093] 如图22所示，用磁控溅射方法淀积一层100nm的氧化铟锡（ITO）膜，然后光刻和刻蚀形成薄膜晶体管各电极的接触电极和互连线14、15、16。
[0094] 实施例四：
[0095] 本发明所述薄膜晶体管的制作方法的另一具体实例如图23至图29所示，包括以下步骤：
[0096] 如图23所示，所用衬底1为玻璃衬底，在衬底上磁控溅射生长一层60nm的高电阻率的金属氧化物半导体氧化铟镓锌（IGZO）薄膜2；接着再磁控溅射生长一层10nm的低电阻率的氧化铟锡薄膜（ITO）3。
[0097] 如图24所示，旋涂光刻胶4，光刻和刻蚀氧化铟锡和氧化铟镓锌薄膜；采用丙酮超声去除光刻胶4。
[0098] 如图25所示，在低电阻率氧化铟锡薄膜3之上采用等离子体增强化学气相淀积（PECVD）方法连续淀积一层50nm的氧化硅薄膜5和一层150nm的氮化硅18；接着再采用磁控溅射生长一层200nm的金属钼膜6。该氮化硅层主要是为了增大栅介质的介电常数，提高栅电极对沟道的控制能力，在其它实施例中也可以是别的材料。
[0099] 如图26所示，旋涂光刻胶7，光刻和刻蚀钼电极、氧化硅栅介质；采用丙酮超声去除光刻胶7。
[0100] 如图27所示，采用等离子体增强化学气相淀积（PECVD）方法淀积一层200nm的SiNx覆盖层8，淀积完成后，将器件置于350℃热处理条件下，促使覆盖层中的H扩散进入未被栅电极和栅介质覆盖的氧化铟锡和氧化铟镓锌区域9、10，达到对该区域掺杂以降低电阻率的目的。
[0101] 如图28所示，光刻和刻蚀形成各电极的接触孔11、12、13。
[0102] 如图29所示，用磁控溅射方法淀积一层200nm的氧化铟锡（ITO）膜，然后光刻和刻蚀形成薄膜晶体管各电极的接触电极和互连线14、15、16。
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