技术领域
[0001] 本
发明涉及
半导体技术领域，尤其涉及一种晶体管及其制造方法。
背景技术
[0002] 构成集成
电路尤其超大规模集成电路的主要器件之一是金属-
氧化物-半导体晶体管(MOS晶体管)。自MOS晶体管发明以来，其几何尺寸按照摩尔定律一直在不断缩小，目前其特征尺寸发展已进入深亚微米以下。
[0003] 参考图1，示出了
现有技术晶体管的一
实施例的示意图，所述晶体管包括：衬底10、位于衬底10上的栅极结构11、形成于栅极结构11两侧衬底10上的掺杂区12(包括晶体管的源区和漏区)、形成于掺杂区12和栅极结构11上的层间介质层13、形成于层间介质层13中与所述掺杂区12相
接触的金属插塞14。
[0004] 对于半导体器件而言，如何减小寄生
电阻，以提高电学性能一直是半导体技术领域需要解决的技术问题。对于图1所述晶体管而言，现有技术中所述衬底10通常为半导体材料(例如
硅)，而金属插塞14的材料为钨。由于半导体材料和金属材料之间的接触电阻较大，这导致掺杂区12和金属插塞14的接触电阻成为晶体管中最主要的寄生电阻。
[0005] 本领域技术人员一直寻求减小金属插塞和掺杂区之间接触电阻的技术方案。在公开号为CN102214691A的中国
专利申请中公开了一种晶体管，通过增大金属插塞和掺杂区之间的接触面积以减小接触电阻，但是所述技术方案受到半导体器件特征尺寸不断减小的限制。
发明内容
[0006] 本发明解决的技术问题是减小晶体管中金属插塞和掺杂区之间的接触电阻。
[0007] 为了解决上述问题，本发明提供一种晶体管的制造方法，包括：提供半导体基底，所述半导体基底包括衬底，形成于衬底上的栅极结构，形成于栅极结构两侧衬底中的掺杂区，
覆盖于所述栅极结构和掺杂区上的层间介质层；图形化所述层间介质层，形成露出所述掺杂区的凹槽；在所述凹槽的底部和
侧壁上沉积
介电常数小于掺杂区介电常数的第一材料，形成保型覆盖所述凹槽的第一
中间层；在所述凹槽中形成金属插塞。
[0008] 可选地，在形成第一中间层的步骤之后，形成金属插塞的步骤之前，还包括：在所述第一中间层上沉积介电常数小于掺杂区介电常数的第二材料，形成保型覆盖所述第一中间层的第二中间层。
[0009] 可选地，形成金属插塞的步骤包括：向凹槽中填充金属材料，直至填满所述凹槽，以形成金属插塞；所述制造方法在向凹槽中填充金属材料的步骤之后，形成金属插塞的步骤之前还包括：通过化学机械
研磨去除多余的材料，使金属插塞、第一中间层和层间介质层齐平。
[0010] 可选地，所述第一中间层的厚度小于1nm。
[0011] 可选地，在所述凹槽的底部和侧壁上沉积第一材料的步骤包括：通过
原子层沉积的方法沉积第一材料。
[0012] 可选地，所述晶体管为NMOS管，所述第一材料包括：氧化硅、氮化硅、氧化镧、氧化锶、氧化镁、氧化钪、氧化钕、氧化镝、氧化铪中的一种或多种。
[0013] 可选地，所述晶体管为PMOS管，所述第一材料包括：氧化硅、氮化硅、氧化
铝、氧化锆、氧化钽中的一种或多种。
[0014] 可选地，形成保型覆盖所述第一中间层的第二中间层的步骤包括：通过原子层沉积的方法沉积第二材料。
[0015] 可选地，所述第二材料包括氮化钽或氮化
钛。
[0016] 可选地，所述第二中间层的厚度小于1nm。
[0017] 可选地，所述金属插塞的材料为钨。
[0018] 相应地，本发明还提供一种晶体管，包括：衬底；形成于衬底上的栅极结构；形成于栅极结构两侧衬底中的掺杂区；覆盖于所述栅极结构和所述掺杂区上的层间介质层；形成于层间介质层中露出所述掺杂区的凹槽；覆盖于所述凹槽底部和侧壁上的第一中间层，所述第一中间层的介电常数小于掺杂区的介电常数；填充于所述凹槽中的金属插塞。
[0019] 可选地，所述晶体管还包括：保型覆盖于所述第一中间层上、包围所述金属插塞的第二中间层。
[0020] 可选地，所述第一中间层的厚度小于1nm。
[0021] 可选地，所述晶体管为NMOS管，所述第一中间层的材料包括：氧化硅、氮化硅、氧化镧、氧化锶、氧化镁、氧化钪、氧化钕、氧化镝、氧化铪中的一种或多种。
[0022] 可选地，所述晶体管为PMOS管，所述第一中间层的材料包括：氧化硅、氮化硅、氧化铝、氧化锆、氧化钽中的一种或多种。
[0023] 可选地，所述第二中间层的材料包括氮化钽或氮化钛。
[0024] 可选地，所述第二中间层的厚度小于1nm。
[0025] 可选地，所述金属插塞的材料为钨。
[0026] 与现有技术相比，本发明具有以下优点：
[0027] 本发明在所述金属插塞和掺杂区之间设置介电常数较小的第一中间层，可以减小金属插塞和掺杂区之间肖特基势垒的高度，而由于肖特基势垒的高度与接触电阻成正比，进而减小了金属插塞和掺杂区之间的接触电阻。
附图说明
[0028] 图1是现有技术晶体管一实施例的示意图；
[0029] 图2是本发明晶体管制造方法一实施方式的流程示意图；
[0030] 图3至图9是本发明晶体管制造方法一实施例形成的晶体管的侧面结构示意图。
具体实施方式
[0031] 在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。
[0032] 其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，所述示意图只是实例，其在此不应限制本发明保护的范围。
[0033] 为了解决现有技术的问题，本发明提供一种晶体管的制造方法，参考图1，示出了本发明晶体管制造方法一实施方式的流程示意图。所述制造方法大致包括以下步骤：
[0034] 步骤S1，提供半导体基底，所述半导体基底包括衬底，形成于衬底上的栅极结构，形成于栅极结构两侧衬底中的掺杂区，覆盖于所述栅极结构和掺杂区上的层间介质层；
[0035] 步骤S2，图形化所述层间介质层，形成露出所述掺杂区的凹槽；
[0036] 步骤S3，在所述凹槽的底部和侧壁上沉积介电常数小于掺杂区介电常数的第一材料，形成保型覆盖所述凹槽的第一中间层；
[0037] 步骤S4，在所述第一中间层上沉积介电常数小于掺杂区介电常数的第二材料，形成保型覆盖所述介质层的第二中间层，所述第二中间层围成孔洞；
[0038] 步骤S5，向所述孔洞中填充金属材料，直至填满所述孔洞，以形成金属插塞。
[0039] 下面结合具体实施例对本发明技术方案做进一步说明。
[0040] 参考图3至图9是本发明晶体管制造方法一实施例形成的晶体管的侧面结构示意图。
[0041] 如图3所示，执行步骤S1，提供衬底100，所述衬底100可以是硅衬底、锗硅衬底、
绝缘体上硅衬底，或其任意组合。
[0042] 在所述衬底100中形成隔离结构101，用于实现器件之间的绝缘，具体地，所述隔离结构101可以是
浅沟槽隔离结构。本实施例中所述隔离结构101用于将衬底100分为NMOS区域1和PMOS区域2，以分别在NMOS区域1和PMOS区域2形成NMOS和PMOS。
[0043] 在所述衬底100上形成栅极结构103，具体地，包括在衬底100上依次形成栅极介质层、栅极层，形成包围所述栅极介质层和栅极层的侧墙。
[0044] 在所述栅极结构103两侧的衬底100中形成掺杂区102。具体地，包括在NMOS区域1的栅极结构103两侧衬底100中形成N型掺杂区，在PMOS区域2的栅极结构103两侧衬底100中形成P型掺杂区。
[0045] 在所述栅极结构103和掺杂区102上形成层间介质层104，具体地，所述层间介质层104的材料包括氧化硅或氮化硅。
[0046] 至此，完成了形成NMOS和PMOS的半导体基底的
制造过程。
[0047] 如图4，执行步骤S2，图形化所述层间介质层104，形成露出所述掺杂区102的第一凹槽105；图4以形成与PMOS相连的金属插塞为例，所述第一凹槽105形成于PMOS区域2，所述第一凹槽105露出的是P型掺杂区102。
[0048] 具体地，形成第一凹槽105的步骤包括：在所述层间介质层104上涂覆
光刻胶；对所述光刻胶进行曝光以形成光刻胶图形；以所述光刻胶图形为掩模蚀刻所述层间介质层104，去除光刻胶图形露出的层间介质层104的部分，直至露出所述掺杂区102，形成第一凹槽105。
[0049] 如图5所示，执行步骤S3，在所述第一凹槽105的底部和侧壁上沉积介电常数小于掺杂区102介电常数的第一材料，形成保型覆盖所述第一凹槽105的第一中间层106。
[0050] 对于PMOS管，第一中间层106用于减小P型掺杂区102与后续形成的金属插塞的接触电阻，具体地，所述第一中间层106的材料包括氧化硅、氮化硅、氧化铝、氧化锆、氧化钽中的一种或多种。
[0051] 优选地，通过原子层沉积(Atomic Layer Deposition，ALD)的方法沉积第一材料，这样可以使第一中间层106的厚度为单原子层的量级。
[0052] 具体地，所述第一中间层106的厚度小于1nm。这样第一中间层106厚度较小从而不会对掺杂区102和金属插塞之间的电性连接产生影响。
[0053] 需要说明的是，由于肖特基势垒的高度与接触电阻成正比，降低所述肖特基势垒的高度可以减小接触电阻，而又由于肖特基势垒的高度与介电常数具有正比关系，因此减小介电常数可以减小肖特基势垒的高度，本发明通过在所述金属插塞和掺杂区102之间设置介电常数较小的第一中间层106，可以减小后续形成的金属插塞和掺杂区102之间肖特基势垒的高度，从而可以减小后续形成的金属插塞和掺杂区102之间的接触电阻。
[0054] 如图6所示，执行步骤S4，在所述第一中间层106上沉积介电常数小于掺杂区102介电常数的第二材料，形成保型覆盖所述第一中间层106的第二中间层107，所述第二中间层107围成孔洞115；
[0055] 位于第一凹槽105侧壁上的第二中间层107起到阻挡层的作用，用于防止后续形成的金属插塞的扩散。位于所述第一凹槽105底部的第二中间层107与第一中间层106的作用类似，由于介电常数较小可以起到减小肖特基势垒高度的作用，以进一步减小后续形成的金属插塞和掺杂区102之间的接触电阻。
[0056] 具体地，所述第二中间层107的材料包括氮化钽或氮化钛，但是本发明对此不做限制。
[0057] 可以通过原子层沉积的方法形成所述第二中间层107。通过原子层沉积的方法可以形成厚度较小的第二中间层107，以避免第二中间层107过厚影响后续形成的金属插塞和掺杂区102之间电性连接。优选地，所述第二中间层107的厚度小于1nm。
[0058] 如图7所示，执行步骤S5，向所述孔洞115中填充金属材料，直至填满所述孔洞115，以形成金属插塞108。
[0059] 具体地，所述金属插塞108的材料为钨。所述金属插塞108用于使PMOS和其他半导体器件实现电连接。
[0060] 需要说明的是，在向所述孔洞115中填充金属材料之后，形成金属插塞108之前还包括：通过化学机械研磨(Chemical Mechanical Polishing，CMP)工艺去除多余的材料，使金属插塞108、第二中间层107、第一中间层106和层间介质层104齐平，以形成金属插塞108。
[0061] 在完成在PMOS上形成金属插塞108的步骤之后，参考图8，与PMOS区域2的工艺类似地，图形化位于NMOS区域1的层间介质层104，形成露出NMOS的掺杂区102上的第二凹槽109。
[0062] 参考图9，依次形成保型覆盖所述第二凹槽109的第一中间层106和第二中间层107。对于NMOS区域1而言与PMOS区域2的不同之处在于，此处第一中间层106用于减小N型掺杂区102与后续形成的金属插塞108之间的肖特基势垒的高度，对于NMOS而言，所述第一中间层106的材料包括：氧化硅、氮化硅、氧化镧、氧化锶、氧化镁、氧化钪、氧化钕、氧化镝、氧化铪中的一种或多种。
[0063] 在所述第二中间层107围成的孔洞中填充金属材料(例如钨)，以形成金属插塞108，从而在NMOS区域1形成用于实现NMOS与其他器件电连接的互连结构110，由于所述互连结构110中在掺杂区102和金属插塞108之间设置了介电常数较小的第一中间层106，从而掺杂区102和金属插塞108之间具有较小的接触电阻，从而提高了晶体管的电学性能。
[0064] 相应地，本发明还提供一种晶体管，继续参考图9，以图9中PMOS区域2的PMOS为例进行说明，所述晶体管包括：衬底100、形成于衬底100上的栅极结构103、形成于栅极结构103两侧衬底100中的掺杂区102；覆盖于所述栅极结构103和掺杂区102上的层间介质层104；形成于层间介质层104中露出所述掺杂区102的凹槽；覆盖于所述凹槽底部和侧壁上的第一中间层106，所述第一中间层106的介电常数小于所述掺杂区102的介电常数；填充于所述凹槽中的金属插塞108。
[0065] 本发明中，所述第一中间层106与掺杂区102(即衬底100，通常为半导体材料)相比，具有较低的介电常数，由于介电常数与肖特基势垒的高度成正比关系，因此所述第一中间层106减小了掺杂区102与金属插塞108之间肖特基势垒的高度。
[0066] 本实施例中，还包括位于第一中间层106上、围绕所述金属插塞108的第二中间层107。位于凹槽侧壁上的第二中间层107起到阻挡层的作用，用于防止后续形成的金属插塞
108的扩散。位于所述凹槽底部的第二中间层107也可以起到减小肖特基势垒高度的作用，以减小后续形成的金属插塞108和掺杂区102之间的接触电阻。
[0067] 所述第一中间层106的厚度小于1nm，以避免第一中间层106厚度过大而影响金属插塞108和掺杂区102之间的电性连接。此处以PMOS管为例，所述第一中间层106的材料包括：氧化硅、氮化硅、氧化铝、氧化锆、氧化钽中的一种或多种。
[0068] 所述第二中间层107的厚度小于1nm，以避免所述第二中间层107过厚而影响金属插塞108和掺杂区102之间电性连接的问题。
[0069] 具体地，所述第二中间层107的材料包括氮化钽或氮化钛，但是本发明对此不做限制。
[0070] 所述金属插塞108的材料可以是钨，但是本发明对此不做限制。
[0071] 需要说明的是，NMOS区域1中的NMOS与PMOS的结构类似，不同之处在于，对于NMOS而言，所述第一中间层106的材料包括：氧化硅、氮化硅、氧化镧、氧化锶、氧化镁、氧化钪、氧化钕、氧化镝、氧化铪中的一种或多种。
[0072] 本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和
修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
