保护元件、半导体装置及电子系统
阅读：341发布：2023-02-22
专利汇可以提供保护元件、半导体装置及电子系统专利检索，专利查询，专利分析的服务。并且本 发明 提供一种保护元件，所述保护元件具有更适当地保护被保护 电路 的功能并同时具有小的电路面积。此外，本发明提供一种使用所述保护元件的 半导体 装置及一种 电子 系统。所述保护元件包括：第一配线，当 电流 接通时其被提供有 信号 电压 ；第二配线，其被提供有基准电压；检测电路，其连接于第一配线与第二配线之间，并用于检测输入至第一配线上的所述信号电压；反相电路，其包括连接于第一配线与第二配线之间的多个 反相器 ，当电流接通时，所述反相电路在第奇数个反相器与第偶数个反相器之间被提供有与信号电压具有相同电平的参考电压；以及保护晶体管，其连接于第一配线与第二配线之间，并具有用于接收反相电路的输出的 门 极。，下面是保护元件、半导体装置及电子系统专利的具体信息内容。
1.一种保护元件，其包括：
第一配线，当电流接通时所述第一配线被提供有信号电压；
第二配线，其被提供有基准电压；
检测电路，其连接于所述第一配线与所述第二配线之间并用于检测输入至所述第一配线上的所述信号电压；
反相电路，其包括连接于所述第一配线与所述第二配线之间的多个反相器，当电流接通时，所述反相电路在第奇数个反相器与第偶数个反相器之间被提供有与所述信号电压具有相同电平的参考电压；以及
保护晶体管，其连接于所述第一配线与所述第二配线之间，并具有用于接收所述反相电路的输出的门极。
2.如权利要求1所述的保护元件，其中，
所述参考电压被提供至最后一级的反相器的输入端子，以及
当电流断开时，处于所述最后一级的反相器的前一级的反相器的输出被输入至所述最后一级的反相器的所述输入端子中。
3.如权利要求2所述的保护元件，其中，
如果当电流接通时大于所述参考电压的电压被输入至所述第一配线上，则处于所述最后一级的反相器的前一级的反相器的输出被输入至所述最后一级的所述输入端子中。
4.如权利要求3所述的保护元件，其中，所述反相电路包括奇数个所述反相器，并且所述保护晶体管的沟道导电类型为n型。
5.如权利要求3所述的保护元件，其中，所述反相电路包括偶数个所述反相器，并且所述保护晶体管的沟道导电类型为p型。
6.如权利要求3所述的保护元件，其中，所述检测电路包括串联的电阻元件与电容元件，所述电阻元件被设置成连接至所述第一配线，且所述电容元件被设置成连接至所述第二配线，并且
所述电阻元件与所述电容元件之间的连接点被连接至所述反相电路的第一级反相器的输入端子。
7.一种半导体装置，其包括：
如权利要求1～6中的任一项所述的保护元件；以及
被保护电路，其连接至所述第一配线。
8.如权利要求7所述的半导体装置，其中，所述被保护电路包括通过预定的信号脉冲而熔断的电熔丝。
9.如权利要求7所述的半导体装置，其中，所述被保护电路包括通过预定的信号脉冲而被连接的反熔丝。
10.一种电子系统，其中，所述电子系统包括如权利要求7～9中的任一项所述的半导体装置。
保护元件、半导体装置及电子系统
技术领域
背景技术
[0002] 一般而言，在例如大规模集成电路（Large Scale Integration；LSI）等半导体集成电路中，随着电路尺寸小型化且低电压化，保护被保护电路免受浪涌电流变得越来越重要，所述浪涌电流发生于具有预定功能的内部电路（在下文中被称为“被保护电路”）的电源线上。
[0003] 作为发生于电源线上的典型浪涌电流，静电放电（electrostatic discharge；ESD）浪涌引起了人们的广泛关注，静电放电（ESD）浪涌是在电源线外部端子上由静电放电引起的电源线电压的骤增。
[0004] 用于保护被保护电路免受ESD浪涌的元件或电路（在下文中被称为“保护元件”）需要具有判断输入电信号是否为ESD浪涌的功能。在此种保护元件中，如果判定输入电信号是ESD浪涌，则将所述输入的电信号转移至外部；如果判定输入的电信号不是ESD浪涌，则容许所述输入电信号直接通过被保护电路。
[0005] 在作为典型保护元件的门极接地型金属氧化物半导体（Gate Grounded Metal Oxide Semiconductor；GGMOS）中，基于输入电压进行所述判断。例如，在被保护电路通常的工作电压为2V且耐受电压为4V的情形中，用于保护所述被保护电路的GGMOS被调整为在3V的输入电压处工作。因此，例如如果输入电压变成3V或更高，则GGMOS会转移电流，因此被保护电路得到保护。
[0006] 此外，作为另一典型的保护元件，提供一种具有RCMOS结构的保护元件。在RCMOS结构中，电阻器及电容器连接至CMOS型反相器。RCMOS通常用作保护电源电路的保护元件，并通过输入脉冲的上升时间来判断输入电信号是否为ESD浪涌电流。在电源电路中，接通电源的脉冲的上升时间长，且ESD浪涌的上升时间短。因此，在RCMOS中，如果输入电信号的脉冲的上升时间短，则判定输入电流为ESD浪涌电流，并将所述电流转移至外部，如果输入电信号的脉冲的上升时间长，则判定输入电流为电源电流，并容许所述电流流至所述电源电路中。
[0007] 未经审查的日本专利申请公开案第2010-50312号公开了一种包括保护电路部及控制电路部的ESD保护电路的构造。在此种构造中，控制电路部检测由保护电路部所检测到的电压是否超出阈值电压X，从而保护被保护电路免受ESD浪涌。在未经审查的日本专利申请公开案第2010-50312号中，可通过设置控制电路部来防止在接通电源时出现的具有急剧转换速率（slew rate）的电压被错误地检测为ESD浪涌。
[0008] 然而，在ESD保护电路如上所述包括保护电路部及控制电路部的构造中，所述电路构造比简单的RCMOS复杂，因此电路面积也大。
[0009] 因此对于保护元件来说，期望的是不仅具有适当地保护被保护电路的功能，而且还期望电路面积更小。
发明内容
[0010] 鉴于上述观点，本发明提供一种保护元件，所述保护元件具有更适当地保护被保护电路的功能并同时具有小的电路面积。此外，本发明提供一种使用所述保护元件的半导体装置及一种电子系统。
[0011] 根据本发明的实施例，提供一种保护元件，其包括：第一配线，当电流接通时所述第一配线被提供有信号电压；第二配线，其被提供有基准电压；检测电路，其连接于所述第一配线与所述第二配线之间，并用于检测输入至所述第一配线上的所述信号电压；反相电路，其包括连接于所述第一配线与所述第二配线之间的多个反相器，当电流接通时，所述反相电路在第奇数个反相器与第偶数个反相器之间被提供有与所述信号电压具有相同电平的参考电压；以及保护晶体管，其连接于所述第一配线与所述第二配线之间，并具有用于接收所述反相电路的输出的门极。
[0012] 在根据本发明的保护元件中，在电路组装时，所述保护晶体管通过所述最后一级的反相器的输出而进行工作。此外，在电流接通时，当所述参考电压与输入至所述第一配线上的所述信号为相同电平时，所述保护晶体管变成断开状态，且如果输入至所述第一配线上的所述信号高于所述参考电压，则所述保护晶体管变成接通状态。
[0013] 根据本发明的另一实施例，提供一种半导体装置，所述半导体装置包括上述保护元件及连接至所述第一配线的被保护电路。
[0014] 根据本发明的半导体装置包括上述保护元件，因此在组装电路时，如果浪涌电流在电流接通时流动，则被保护电路受到保护。此外，如果预定的正常信号在电流接通时流动，则所述信号会流过所述被保护电路。
[0015] 根据本发明的另一实施例，提供一种包括上述半导体装置的电子系统。
[0016] 根据本发明的电子系统包括上述保护元件，因此在组装电路时，如果浪涌电流在电流接通时流动，则被保护电路受到保护。此外，如果预定的正常信号在电流接通时流动，则所述信号会流过所述被保护电路。
[0018] 图1是包括根据本发明实施例的保护元件的半导体装置的电路构造图；
[0019] 图2是半导体装置在组装时的电路图；
[0020] 图3是当ESD浪涌在组装时进入至第一配线上时，流过保护晶体管的电流I1及流过被保护电路的电流I2的模拟结果；
[0021] 图4是半导体装置在电流接通时的电路图；
[0022] 图5是当电流接通时流过保护晶体管的电流I1及流过被保护电路的电流I2的模拟结果；
[0023] 图6是在电流接通时ESD浪涌进入的情形中半导体装置的电路图；
[0024] 图7是在电流接通时ESD浪涌进入的情形中，保护晶体管漏极处的电流I3及电压V1以及流过保护晶体管的电流I1的模拟结果；
[0025] 图8是在电流接通时ESD浪涌进入的情形中，流过保护晶体管的电流I1及流过被保护电路的电流I2的模拟结果；
[0026] 图9是根据本发明实施例的半导体装置的电路图；
[0027] 图10是图示包括电熔丝的被保护电路在未连接保护元件的状态中的示例的电路图；
[0028] 图11是在其中GGMOS作为保护元件连接至图10所示电路的情形中的电路图（两幅图中的第1图）；以及
[0029] 图12是在其中GGMOS作为保护元件连接至图10所示电路的情形中的电路图（两幅图中的第2图）。
具体实施方式
[0030] 在阐述本发明的实施例之前，将阐述其中包括现有技术的GGMOS的保护元件连接至包括电熔丝的被保护电路的示例。图10是图示包括电熔丝21的被保护电路在未连接保护元件的状态中的示例的电路图。图11及图12是在GGMOS22作为保护元件连接至图10所示电路的情形中的电路图。
[0031] 一般而言，在包括电熔丝的半导体装置中，电路中设置有多根电熔丝。选定的电熔丝在必要时会熔断，使得可执行所期望的处理。图10至图12中给出了其中一根电熔丝21与后一级的两个MOS晶体管M1及M2串联的电路的示例。此外，在图11及图12中，GGMOS22连接至电熔丝21的前一级。在上述构造中，在图10至图12中，电熔丝21被构造成在电压为4V时熔断。且在图11及图12中，GGMOS22被构造成在3.5V的输入电压处工作。
[0032] 首先，将阐述如下情形：在图10所示的处于未连接GGMOS22状态的电路构造中，在组装电路时由ESD浪涌引起的电流I流动。在组装电路时，不对所述两个MOS晶体管M1及M2的门电极施加电位，因此每一所述门电极均处于电位浮动状态（浮动状态）。因此，如果ESD浪涌在组装时进入，MOS晶体管M1及M2的门极接通，且因此由ESD浪涌引起的电流I从电熔丝21流过后一级电路，结果电熔丝21可能会熔断。
[0033] 接下来，将阐述如下情形：在图11所示的处于连接GGMOS22状态的电路构造中，在组装电路时由ESD浪涌引起的电流I流动。在此种情形中，在组装电路时，同样不对所述两个MOS晶体管M1及M2的门电极施加电压，因此每一所述门电极均处于电位浮动状态。此处，假设输入4V的ESD浪涌。随后，将GGMOS22构造成在3.5V的输入电压处工作，因此ESD浪涌进入GGMOS22侧中，且GGMOS22将由所述ESD浪涌引起的电流I转移至地面。
[0034] 因此，ESD浪涌不会被输入至电熔丝21的后一级电路中，且电熔丝21将不会熔断。以此种方式，通过连接GGMOS22，可防止在组装电路时所产生的ESD浪涌将电熔丝21熔断。
[0035] 另一方面，将阐述如下情形：当在图12所示连接GGMOS22的电路构造中接通电流时，施加4V的电压来熔断电熔丝21。当电流接通时，为使电流流至电熔丝21的后一级电路，MOS晶体管M1及M2的门电极接通。在此种状态中，假设施加4V的输入电压来熔断电熔丝21。随后，由于GGMOS22被构造成在3.5V的输入电压下工作，因此即使试图使电熔丝21熔断，电流也不会流至MOS晶体管M1及M2中，这会造成电熔丝21未能熔断的问题。
[0036] 因此，在利用GGMOS22来保护包括电熔丝21的被保护电路的情形中，即使可在组装电路时保护电熔丝21的后一级电路，在电流接通时也难以熔断电熔丝21。
[0037] 从上述问题来看，对于用于保护包括电熔丝的被保护电路的保护元件来说，需要具有在组装时保护电路免受浪涌电流、且当电流接通时容许输入信号直接通过的功能。此外，在当电流接通时高于电熔丝的熔断电压的ESD浪涌进入的情形中，还期望保护元件具有保护电熔丝的后一级电路的功能。
[0038] 如上所述，现有技术中的GGMIS难以解决此问题。此外，熔断电熔丝的脉冲的上升时间与ESD浪涌的上升时间一样短。因此，即使使用RCMOS来保护包括电熔丝的被保护电路，RCMOS也难以区分ESD浪涌脉冲与熔断电熔丝的脉冲。
[0039] 作为认真研究之后的结果，本发明的提出人开发出一种保护元件，所述保护元件能够在组装电路时及在电流接通时保护被保护电路免受ESD浪涌，且还能够在电流接通时通过正常输入而使所述被保护电路适当地工作。
[0040] 在下文中，将参照附图阐述根据本发明实施例的保护元件的示例及其信号处理方法以及半导体装置。将按以下顺序阐述本发明的实施例。就此而言，本发明的技术并非仅限于以下示例。
[0041] 1.本发明的实施例：包括保护元件的半导体装置
[0042] 1.1电路构造
[0043] 1.2信号处理方法
[0044] 2.实施例：包括保护元件及被保护电路的半导体装置，所述被保护电路包括电熔丝
[0045] 1.根据本发明的实施例：包括保护元件的半导体装置
[0046] 1.1电路构造
[0047] 图1是根据本发明实施例的包括保护元件的半导体装置的电路构造图。如图1所示，根据本实施例的半导体装置10包括被保护电路2及用于保护被保护电路2的保护元件1。此处，被保护电路2通过方框图示出。
[0048] 保护元件1包括第一配线5、第二配线6、电阻元件R、电容元件C、反相电路7、引出线8及保护晶体管Tr7，反相电路7包括第一反相器Inv1、第二反相器Inv2及第三反相器Inv3。
[0049] 第一配线5是从信号电压供应部（图1中未示出）提供预定信号电压至被保护电路2的配线。因此，第一配线5连接至保护元件1中所包括的每一元件，且连接至被保护电路
2。第二配线6是提供有基准电压（例如，本实施例中被提供有地电位GND）的配线。
2。第二配线6是提供有基准电压（例如，本实施例中被提供有地电位GND）的配线。
[0050] 电阻元件R与电容元件C串联连接于第一配线5与第二配线6之间。因此，电阻元件R的一个端子连接至第一配线5，且另一端子连接至电容元件C的一个电极。电容元件C的另一电极连接至第二配线6。因此，包括串联连接的电阻元件R与电容元件C的检测电路3设置于第一配线5与第二配线6之间。
[0051] 第一反相器Inv1包括串联连接于第一配线5与第二配线6之间的p沟道型MOS晶体管（在下文中被称为PMOS晶体管）Tr1与n沟道型MOS晶体管（在下文中被称为NMOS晶体管）Tr2。形成第一反相器Inv1的PMOS晶体管Tr1及NMOS晶体管Tr2的门极（第一反相器Inv1的输入端子）电连接至电阻元件R与电容元件C的连接点。PMOS晶体管Tr1的源极连接至第一配线5，且其漏极连接至NMOS晶体管Tr2的漏极。此外，NMOS晶体管Tr2的源极连接至第二配线6。在第一反相器Inv1中，PMOS晶体管Tr1与NMOS晶体管Tr2的连接点成为第一反相器Inv1的输出端子。
[0052] 第二反相器Inv2包括串联连接于第一配线5与第二配线6之间的PMOS晶体管Tr3与NMOS晶体管Tr4。形成第二反相器Inv2的PMOS晶体管Tr3及NMOS晶体管Tr4的门极（第二反相器Inv2的输入端子）电连接至第一反相器Inv1的输出端子。PMOS晶体管Tr3的源极连接至第一配线5，且其漏极连接至NMOS晶体管Tr4的漏极。此外，NMOS晶体管Tr4的源极连接至第二配线6。在第二反相器Inv2中，PMOS晶体管Tr3与NMOS晶体管Tr4的连接点成为第二反相器Inv2的输出端子。
[0053] 第三反相器Inv3包括串联连接于第一配线5与第二配线6之间的PMOS晶体管Tr5与NMOS晶体管Tr6。形成第三反相器Inv3的PMOS晶体管Tr5及NMOS晶体管Tr6的门极（第三反相器Inv3的输入端子）电连接至第二反相器Inv2的输出端子。PMOS晶体管Tr5的源极连接至第一配线5，且其漏极连接至NMOS晶体管Tr6的漏极。此外，NMOS晶体管Tr6的源极连接至第二配线6。在第三反相器Inv3中，PMOS晶体管Tr5与NMOS晶体管Tr6的连接点成为第三反相器Inv3的输出端子。
[0054] 引出线8连接至第二反相器Inv2与第三反相器Inv3之间的连接点，且当电流接通时通过电阻元件Rr将参考电压Vref提供至所述连接点。
[0055] 保护晶体管Tr7由连接于第一配线5与第二配线6之间的NMOS晶体管形成。保护晶体管Tr7的门极电连接至第三反相器Inv3中所包括的PMOS晶体管Tr5与NMOS晶体管Tr6之间的连接点（输出端子）。此外，保护晶体管Tr7的漏极连接至第一配线5，且其源极连接至第二配线6。
[0056] 在上述构造中，由包括电阻元件R及电容元件C的检测电路3所检测到的信号被输入至第一反相器Inv1的输入端子中。此外，从第一反相器Inv1输出的信号被输入至第二反相器Inv2的输入端子中。此外，从第二反相器Inv2输出的信号或通过引出线8提供的参考电压Vref被输入至第三反相器Inv3的输入端子中。且从第三反相器Inv3输出的信号被输入至保护晶体管Tr7的门极中。
[0057] 1.2信号处理方法
[0058] 将分以下三种情形来阐述根据本实施例的半导体装置10中的信号处理方法（保护元件1的操作）：1.2.1ESD浪涌在组装时进入的情形；1.2.2正常信号脉冲在电流接通时进入的情形；以及1.2.3ESD浪涌在电流接通时进入的情形。此处，利用人体模型（Human Body Model；HBM）作为ESD浪涌模型来考查检测元件1的操作。
[0059] 1.2.1ESD浪涌在组装时进入的情形
[0060] 图2是半导体装置10在组装时（在组装过程中）的电路图。例如如图2所示，在组装电子系统等时，一般而言，常常仅在作为基准电压配线的第二配线6上提供地电位GND以防止静电。另一方面，第一配线5不连接至信号电压供应部（图2中未示出）且电流断开。因此，第一配线5的电位处于不确定状态（浮动状态）。
[0061] 此外，不提供参考电压Vref至第三反相器Inv3的输入端子。因此，第三反相器Inv3的门极电位同样处于不确定状态（浮动状态）。
[0062] 图3是当ESD浪涌在组装时进入第一配线5上时，流过保护晶体管Tr7的电流I1及流过被保护电路2的电流I2的模拟结果。图3中的垂直轴表示电流，且水平轴表示时间。
[0063] 如上所述，在组装时，引出线8的端子处于浮动状态（即开路状态），因此保护元件1变成一般RCMOS。在此种状态中，当ESD浪涌输入至第一配线5时，放电电流以与高脉冲输入相同的效果流过电容元件C，因此电容元件C仅在非常短的时间段内变成低阻抗状态。
因此发生由电容元件C及电阻元件R的时间常数所确定的延迟，且电容元件C与电阻元件R之间的连接点处的电位的上升缘相对于第一配线5上的电位的上升缘发生延迟。
因此发生由电容元件C及电阻元件R的时间常数所确定的延迟，且电容元件C与电阻元件R之间的连接点处的电位的上升缘相对于第一配线5上的电位的上升缘发生延迟。
[0064] 随后，第一反相器Inv1的输入相对于第一配线5的配线在非常短的时间内变为低电平（L电平），直到电容元件C与电阻元件R之间连接点处的电位达到第一反相器Inv1的阈值电压为止。因此，在第一反相器Inv1中，PMOS晶体管Tr1变成接通状态，且高电平（H电平）信号被输入至第二反相器Inv2中。
[0065] 当H电平信号被输入至第二反相器Inv2中时，NMOS晶体管Tr4变成接通状态，且L电平信号从第二反相器Inv2输出。此时，连接至第二反相器Inv2与第三反相器Inv3之间的连接点的引出线8为开路状态，因此从第二反相器Inv2输出的L电平信号被输入至第三反相器Inv3中。因此，第三反相器Inv3的PMOS晶体管Tr5变成接通状态，且H电平信号被输入至保护晶体管Tr7的门极中。
[0066] 因此，保护晶体管Tr7的门极电位仅在短时间内变成H电平，因此沟道打开，且如图2所示，由输入至第一配线5上的ESD浪涌所引起的电流I1通过保护晶体管Tr7而流至地面（第二配线6）。在此期间，由ESD浪涌引起的电流I2不会流至被保护电路2。
[0067] 如上所述，在组装时，始终将上升时间比由电阻元件R及电容元件C所形成的检测电路3的时间常数短的脉冲视为ESD浪涌，且流过第一配线5的电流I1通过保护晶体管Tr7对地放电。因此，所述电流不流过被保护电路2，因此保护了被保护电路2免受ESD浪涌。
[0068] 1.2.2正常信号脉冲在电流接通时进入的情形
[0069] 此处，“正常信号脉冲在电流接通时进入的情形”是指如下工作状态：即尽管在正常工作时预计在第一配线5上存在电位变化，然而不会输入高到能够接通保护晶体管Tr7的ESD浪涌。此外，此处将对例如以下情形进行阐述：当电流接通时，输入上升时间与ESD浪涌一样短的信号脉冲Vsignal作为输入至第一配线5中的信号脉冲，以熔断电熔丝。
[0070] 图4是半导体装置10在接通电流时的电路图。当电流接通时，在本实施例中，在第一配线5上提供信号电压Vsignal（=电源电压Vdd），且在第二配线6上提供地电位GND。另一方面，将电源电压Vdd作为参考电压Vref通过引出线8提供至第三反相器Inv3。换言之，当电流接通时，对第三反相器Inv3的输入端子提供与在第一配线5上所提供的信号电压Vsignal（=Vdd）的电位相同的电位。就此而言，此处以Vdd=3V的电源电压进行模拟。
[0071] 图5是当电流接通时流过保护晶体管Tr7的电流I1及流过被保护电路2的电流I2的模拟结果。图5中的垂直轴表示电流，且水平轴表示时间。
[0072] 当电流接通时，上升时间短的信号脉冲被输入至第一配线5上，原因与上述1.2.1中输入ESD浪涌的情形相同，L电平被输入至第一反相器Inv1中，且H电平信号被输入至第二反相器Inv2中。接着，L电平信号从第二反相器Inv2输出，且此时电源电压Vdd（即H电平信号）通过引出线8而被输入至第二反相器Inv2与第三反相器Inv3之间的连接点中。因此，在第三反相器Inv3中，NMOS晶体管Tr6变成接通状态，且L电平信号被输入至保护晶体管Tr7的门极中。
[0073] 因此，保护晶体管Tr7的门极电位变成L电平，且保护晶体管变成断开状态。因此，如图5所示，输入至第一配线5上的正常信号脉冲不通过保护晶体管Tr7流至地面（第二配线6）。在此期间，正常信号脉冲被提供至被保护电路2。以此种方式，在本实施例中，在电流接通时的正常的工作时间中，电流不流至保护元件1，且电流全部流至被保护电路2中。
[0074] 1.2.3ESD浪涌在电流接通时进入的情形
[0075] 此处，“ESD浪涌在电流接通时进入的情形”意指输入等于或高于预计在正常工作时的信号脉冲的ESD浪涌的工作状态。
[0076] 图6是在其中ESD浪涌在电流接通时进入的情形中半导体装置10的电路图。在本实施例中，将阐述保护元件1在如下情形中的信号处理：其中当电流接通时，高于信号电压Vsignal（=电源电压Vdd）+Vth的ESD浪涌被输入至第一配线5上。此处，Vth是预定阈值电压，且另外Vth取决于保护电路2的配置及反相电路7的配置。在此种情形中，保护元件1的配置与正常工作时相同，将地电位GND提供至第二配线6上，且将电源电压Vdd通过引出线8提供至第三反相器Inv3的输入端子。
[0077] 图7图示在ESD浪涌在电流接通时进入的情形中，保护晶体管Tr7漏极处的电流I3及电压V1以及流过保护晶体管Tr7的电流I1的模拟结果。此外，图8图示在ESD浪涌在电流接通时进入的情形中，流过保护晶体管Tr7的电流I1及流过被保护电路的电流I2的模拟结果。图7中的垂直轴表示电流及电压，且水平轴表示时间。此外，图8中的垂直轴表示电流，且水平轴表示时间。
[0078] 在当电流接通时电压为Vsignal+Vth的ESD浪涌被输入至第一配线5上、直至输入电压超过电压Vsignal为止的情形中，很难区分输入电压是正常的信号脉冲还是ESD浪涌。因此，保护元件1以与上述1.2.2中的操作相同的方式工作，且因此微小的电流流至被保护电路2中。然而，当输入电压超过电压Vsignal+Vth时，第三反相器Inv3的输入电位及输出电位与1.2.2中的状态颠倒。因此，第三反相器Inv3输出H电平信号，且所述H电平信号被输入至保护晶体管Tr7中，因此保护晶体管Tr7变成接通状态。结果，如图7及图8所示，电压为Vsignal+Vth的ESD浪涌通过保护晶体管Tr7流至地面（第二配线6）。因此，ESD浪涌不流至被保护电路2。
[0079] 在本实施例中，以此种方式，在ESD浪涌在电流接通时输入至第一配线5上的情形中，ESD浪涌电流通过保护晶体管Tr7而流至地面，因此可保护被保护电路2免受ESD浪涌。
[0080] 如上所述，在本实施例中，在组装时间等时，当ESD浪涌在电源断开时输入时，且当等于或高于正常信号脉冲的ESD浪涌在正常操作时间输入时，可防止ESD浪涌流至被保护电路2。
[0081] 此外，在现有技术的RCMOS中存在以下问题：当与ESD浪涌一样短的脉冲状态信号流至被保护电路时，RCMOS难以区分信号脉冲与ESD浪涌。相比之下，在本实施例中，如果正常的信号脉冲在电流接通时输入，则所述信号脉冲可流至被保护电路2中。就此而言，在本实施例中，已对其中当电流接通时将上升时间短的信号脉冲提供至被保护电路2的情形进行了阐述。然而，在本实施例中所用的保护元件1可以同样的方式用于其中将上升时间比ESD浪涌相对更长的脉冲状态信号提供至被保护电路2的情形。
[0082] 此外，在标准RCMOS型保护元件中，可仅通过将引出线连接至第三反相器的输出端子来构造根据本实施例的保护元件1，并提供参考电压。因此，在本实施例中，不需要具有复杂的电路等以及大的电路面积。以此种方式，在根据本实施例的半导体装置10中，保护元件1可容易并可靠地保护被保护电路2免受ESD浪涌，因此可提高成品率并实现组装过程的简化。
[0083] 就此而言，在本实施例中已给出其中由三个反相器构成保护元件1的情形的示例。然而，只要提供奇数个反相器，便可由任意数目的反相器构成保护元件1。在此种情形中，可通过将提供参考电压Vref的配线连接至最后一级的反相器的输入端子来获得与本实施例相同的优点。
[0084] 此外，在本实施例中，已给出其中由三个反相器构成保护元件1的情形的示例。然而，也可由偶数个反相器构成保护元件1。在此种情形中，可通过利用p沟道型MOS晶体管构成保护晶体管并将提供参考电压Vref的配线连接至最后一级的反相器的门极来获得与本实施例相同的优点。
[0085] 2.实施例
[0086] 接下来将阐述根据本发明实施例的半导体装置。图9是根据本发明实施例的半导体装置11的电路图。如图9所示，根据本实施例的半导体装置11包括被保护电路13及保护元件1，被保护电路13包括电熔丝12。在图9中，保护元件1的构造与图1中相同，因此保护元件1由方框图图示，且不再详细说明。
[0087] 如图9所述，在根据本实施例的半导体装置11中，被保护电路13包括电熔丝12及所需要的MOS晶体管（此处为两个MOS晶体管Tra及Trb）。且所述两个MOS晶体管Tra及Trb通过电熔丝12串联连接至第一配线5。
[0088] 将分以下三种情形阐述根据本实施例的半导体装置11中保护元件1的操作：ESD浪涌在组装时进入的情形；用于熔断电熔丝12的信号脉冲在电流接通时进入的情形；以及ESD脉冲在电流接通时进入的情形。
[0089] ESD浪涌在组装时进入的情形
[0090] 当ESD浪涌在组装过程中进入至第一配线5上时，保护元件1以与1.2.1中第一实施例中的操作相同的方式工作。因此，ESD浪涌流至地面，且不输入至被保护电路13。因此，组装时所发生的ESD浪涌不会不必要地熔断电熔丝12。
[0091] 用于熔断电熔丝12的信号脉冲在电流接通时进入的情形
[0092] 在其中用于熔断电熔丝12的信号脉冲在电流接通时进入的情形中，保护元件1以与1.2.2中第一实施例中的操作相同的方式工作。因此，用于熔断电熔丝12的信号脉冲使电流I不会流至地面，因此电流I流至被保护电路13。因此可熔断电熔丝12。
[0093] ESD浪涌在电流接通时进入的情形
[0094] 在其中ESD浪涌在电流接通时进入的情形中，保护元件1以与1.2.3中第一实施例中的操作相同的方式工作。因此，ESD浪涌流至地面而非输入至被保护电路13。因此，电流接通时所发生的ESD浪涌不会不必要地熔断电熔丝12。
[0095] 以此种方式，本实施例在其中安装有由上升时间与ESD浪涌一样短的信号脉冲驱动的被保护电路13的情形中，可利用其中参考电压被提供至最后一级的反相器门极的保护元件1来适当地保护被保护电路13。
[0096] 在本实施例中阐述包括电熔丝12的电路作为被保护电路13，电熔丝12通过所提供的信号脉冲而断开电流路径。然而，可应用于本实施例的被保护电路13并非仅限于此。例如，可将包括反熔丝（anti-fuse）的电路用作被保护电路13，所述反熔丝通过所提供的信号脉冲而连接电流路径。在此种情形中，也可通过将图9所示的被保护电路13替换为包括反熔丝的电路来适当地保护被保护电路免受ESD浪涌。
[0097] 此外，上述半导体装置可应用于各种电子系统，例如成像器件、计算机、图像显示装置等等。可利用包括本发明保护元件的半导体装置来提高可靠性。
[0098] 就此而言，可将本发明构造如下。
[0099] （1）一种保护元件，其包括：
[0100] 第一配线，当电流接通时所述第一配线被提供有信号电压；
[0101] 第二配线，其被提供有基准电压；
[0102] 检测电路，其连接于所述第一配线与所述第二配线之间并用于检测输入至所述第一配线上的所述信号电压；
[0103] 反相电路，其包括连接于所述第一配线与所述第二配线之间的多个反相器，当电流接通时，所述反相电路在第奇数个反相器与第偶数个反相器之间被提供有与所述信号电压具有相同电平的参考电压；以及
[0104] 保护晶体管，其连接于所述第一配线与所述第二配线之间，并具有用于接收所述反相电路的输出的门极。
[0105] （2）如（1）所述的保护元件，其中，
[0106] 所述参考电压被提供至最后一级的反相器的输入端子，以及
[0107] 当电流断开时，处于所述最后一级的反相器的前一级的反相器的输出被输入至所述最后一级的反相器的所述输入端子中。
[0108] （3）如（2）所述的保护元件，其中，
[0109] 如果当电流接通时大于所述参考电压的电压被输入至所述第一配线上，则处于所述最后一级的反相器的前一级的反相器的输出被输入至所述最后一级的所述输入端子中。
[0110] （4）如（3）所述的保护元件，其中，所述反相电路包括奇数个所述反相器，并且所述保护晶体管的沟道导电类型为n型。
[0111] （5）如（3）所述的保护元件，其中，所述反相电路包括偶数个所述反相器，并且所述保护晶体管的沟道导电类型为p型。
[0112] （6）如（3）所述的保护元件，其中，所述检测电路包括串联的电阻元件与电容元件，所述电阻元件被设置成连接至所述第一配线，且所述电容元件被设置成连接至所述第二配线，并且
[0113] 所述电阻元件与所述电容元件之间的连接点被连接至所述反相电路的第一级反相器的输入端子。
[0114] （7）一种半导体装置，其包括：
[0115] 如（1）～（6）中的任一项所述的保护元件；以及
[0116] 被保护电路，其连接至所述第一配线。
[0117] （8）如（7）所述的半导体装置，其中，所述被保护电路包括通过预定的信号脉冲而熔断的电熔丝。
[0118] （9）如（7）所述的半导体装置，其中，所述被保护电路包括通过预定的信号脉冲而被连接的反熔丝。
[0119] （10）一种电子系统，其中，所述电子系统包括如（7）～（9）中的任一项所述的半导体装置。
[0120] 本发明所包含的主题与2012年7月18日向日本专利局提出申请的日本优先权专利申请案JP2012-159788中所公开的主题相关，所述日本优先权专利申请案的全部内容以引用方式并入本文中。
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