已经存在通过对图像数据的色调修改来进行边缘增强的技术。在 专利文件1中已经介绍了一种液晶显示设备，适于基于依据第(N-1) 帧的输入色调信号和第N帧的输入色调信号所定义的关系产生用于 修改亮度的修改信号，并使用该修改信号来修改第N帧的输入色调 信号。可以通过加强在聚焦(关注)位置中像素的色调值与依照像 素顺序在其之前和之后像素的色调值之间的差来执行边缘增强。为 了加强聚焦像素的色调，在针对该聚焦像素的之前和之后像素的数 据已经传输并接收之前必须等待。一旦接收到该数据，同步于时钟 在多个周期中执行用于边缘增强的操作。例如，依次执行下列步骤： 使该聚焦像素的色调值与其之前和之后像素的色调值平滑化，计算 在平滑化后色调与该聚焦像素色调之间的差，并将该差加到该聚焦 像素的色调。为了以流水线(pipeline)方式执行这一系列步骤，必 须要同步于操作周期在流水线的中流(midstream)或尾部中传输该 聚焦像素的数据。如果同步于时钟以流水线方式执行这一系列步骤， 就可以通过使输入像素数据连续流入用于边缘增强处理的流水线而 从输入像素数据获得边缘增强的像素数据。

对于如上所述以流水线方式的边缘增强处理，不希望对将要显示 的不同行的像素数据造成影响。例如，必须避免将要通过上述平滑 化处理的像素的数据放置在两个显示行上。这样就必须在每次所传 送的像素数据从一显示行变到另一行时插入多个虚周期(dummy cycle)，使得至少将要进行平滑化处理的像素的数据落在同一显示 行上。通常，由于虚周期涉及传送周期，因此像素数据的传送源发 出虚周期。当主机设备通过并行接口传送这种像素数据时，其每次 插入虚周期时必须执行例如用于发出虚写访问周期的指令。由此， 出现了主机设备负担增加的问题。主机设备负担增加不仅是并行接 口中的问题，也发生在使用例如串行接口的其他接口接收像素数据 的传送的时候。
本发明的目的是提供一种显示控制设备，允许像素数据的色调修 改，最小化由作为像素数据传送源的主机设备进行的虚周期插入； 以及提供一种使用上述显示控制设备的半导体集成电路和移动终端 设备。
通过本说明书和附图的介绍，本发明的上述目的及其他目的和新 颖特征会变得清楚。
本申请中揭示的发明的典型情况概括如下：
[1]根据本发明一种情况的显示控制设备(10)包括修改电路(70、 70A)，其能够修改根据显示尺寸从外部实体顺序传送的像素数据的 色调值。该修改电路包括移位电路(71、71A)，具有多个级，用于 同步于操作时钟对顺序传送的像素数据进行移位；并行闭锁电路 (72、72A)，用于并行闭锁(latch)通过所述移位电路的多个系列 (serial)像素的像素数据的移位输出；运算电路(73、73A、74、 74A、75)，用于在同步于移位电路的移位动作的同时，使用在并行 闭锁电路中闭锁的系列像素的像素数据进行运算处理，并根据运算 处理结果修改移位电路的中间移位输出；选择器(76)，用于选择 移位电路的最后移位级的输出或运算电路的输出；和选择控制电路 (79、79A)，使用对于根据显示尺寸在传送方向上没有放置在同一 行上的像素的在并行闭锁电路中闭锁的像素数据，在由修改电路获 得修改结果的时段中，产生用于允许选择器选择移位电路的最后移 位级的输出的控制信号。
根据这种情况，在其中并行闭锁电路中闭锁的像素数据不是针对 根据显示尺寸在传送方向上存在于同一行上的系列像素的连续时钟 周期中，使选择器选择移位电路的最后移位级的输出。由此，可以 抑制被对没有放置在传送方向的同一行上的系列像素数据进行的运 算处理的结果修改像素数据。换句话说，忽略在上述周期期间使用 在并行闭锁中闭锁的像素数据执行的运算处理的结果，因此，在该 周期中无须故意插入虚周期以防止像素数据被闭锁。因此，可以执 行像素数据的色调修改，最小化由作为像素数据传送源的主机设备 插入的虚周期。
在本发明的一种具体情况中，当将并行闭锁电路配置为闭锁最多 三个像素的像素数据时，选择控制电路(79)使选择器从移位电路 的最后移位级中选择根据显示尺寸在传送方向上一行端部位置中的 像素的像素数据。
在本发明的另一种具体情况中，当将并行闭锁电路设置为闭锁最 多五个像素的像素数据时，选择控制电路(79A)使选择器从所述移 位电路的最后移位级中选择根据显示尺寸的、在传送方向上一行上 的端部位置中的像素以及其相邻像素的像素数据。
在本发明的又一种具体情况中，显示控制设备包括用于指定在垂 直和水平方向上的显示尺寸的第一控制寄存器(VSA、VEA、HSA、 HEA)。选择控制电路基于在第一控制寄存器中设置的值，根据显 示尺寸判断传送方向上端部像素位置。能够容易获得通过选择控制 电路的控制操作。
在本发明的再一种具体情况中，运算电路执行用于平滑化在并行 闭锁电路中闭锁的系列像素的像素数据的第一运算处理，用于通过 在平滑化后的数据与从移位电路的中间移位输出获得的像素数据之 间的差分来计算差分数据的第二运算处理，和用于将该差分数据添 加到从移位电路的下一级中间移位输出获得的像素数据的第三运算 处理。能够容易执行通过像素数据色调修改的边缘增强。
在本发明的又一种具体情况中，移位电路包括五个串行的移位级 (LT1至LT5)，并且并行闭锁电路在操作时钟的三个周期中并行 闭锁移位电路的第一移位级的系列中间移位输出。运算电路包括第 一运算处理电路(73)，其获取在并行闭锁电路中闭锁的三个像素 的像素数据的并行输入，并在操作时钟的一个周期中执行第一运算 处理；第二运算电路(74)，其接收第一运算处理电路的输出和移 位电路的第三移位级的中间移位输出，并在操作时钟的一个周期中 执行第二运算处理；和第三运算电路(75)，其接收第二运算处理 电路的输出和移位电路的第四移位级的中间移位输出，并在操作时 钟的一个周期中执行第三运算处理。能够容易执行通过像素数据色 调修改的边缘增强。
在本发明的再一种具体情况中，选择控制电路使选择器选择根据 显示尺寸在传送方向上端部像素位置中的像素数据，作为移位电路 的最后移位级的输出，并使选择器选择其他像素位置的第三运算电 路的输出。
在本发明的又一种具体情况中，显示控制设备包括第二控制寄存 器(AVST)，其中根据在第二控制寄存器中设置的值确定应用到像 素数据用于平滑化的加权。显示控制设备还包括第三控制寄存器 (DTHH、DTHL)，其中根据在第三控制寄存器中设置的值确定用 于获得差分数据的差分的上限和下限。显示控制设备还包括第四控 制寄存器(ADST)，其中根据在第四控制寄存器中设置的值确定应 用到将要被加算的差分数据的加权。通过改变这些控制寄存器中的 设置，可以容易执行根据图像类型的最佳边缘增强。
[2]根据本发明另一种情况的半导体集成电路包括用于主机接口 的外部端子(TML1)；连接到该用于主机接口的外部端子的主机接 口电路(20)；连接到该主机接口电路的显示控制电路(21)；和 连接到该显示控制电路的用于显示驱动的外部端子(TML2)。主机 接口电路包括下列中至少之一：用于差分方式串行数据输入和输出 的第一串行接口电路(25)、并行接口电路(33)和任何其他接口 电路，其中根据主机接口模式设置状态选择接口电路用作与主机设 备的接口。显示控制电路包括能够用作显示数据帧缓冲器的显示数 据存储器(43)；和能够修改将要存储在该显示数据存储器中的像 素数据的色调值的修改电路(70)。修改电路包括移位电路，具有 多个级，用于同步于操作时钟移位根据显示尺寸从主机接口电路顺 序传送的像素数据；并行闭锁电路，用于并行闭锁通过移位电路的 多个系列像素的像素数据的移位输出；运算电路，用于在同步于移 位电路的移位动作的同时，使用在并行闭锁电路中闭锁的系列像素 的像素数据进行运算处理，并根据运算处理结果修改移位电路的中 间移位输出；选择器，用于选择移位电路的最后移位级的输出或运 算电路的输出；和选择控制电路，使用对于根据所述显示尺寸在传 送方向上没有放置在同一行上的像素的在并行闭锁电路中闭锁的像 素数据，在由修改电路获得修改结果的时段中，允许选择器选择移 位电路的最后移位级的输出。
根据这种情况，因为使用如上所述相同的修改电路，因此可以执 行像素数据的色调修改，最小化由作为像素数据传送源的主机设备 插入的虚周期。
在本发明的一种具体情况中，主机接口电路包括第一串行接口电 路，并且当第一串行接口电路被选择用作与主机设备的接口时，该 第一串行接口电路响应于像素数据包的接收产生操作时钟。将具有 写入的虚数据的数据包加入一帧的一系列数据包的末端。
当选择并行接口电路用作与主机设备的接口时，该并行接口电路 响应于写选通信号的电平变化产生操作时钟，该写选通信号是和半 导体集成电路的外部像素数据一起提供的并行接口控制信号之一。 在使用并行接口或者使用高速串行接口用作与主机设备的接口的情 况下，可以执行像素数据的色调修改，最小化所插入的虚周期。
在本发明的又一种具体情况中，任何其他接口电路包括RGB图 像输入接口电路，用于输入用于呈现通过并行接口输入到帧缓冲器 中的数据的定时控制信号。作为定时控制信号，指示存在有效数据 的数据使能信号、水平同步信号、垂直同步信号和指定接受数据的 定时的点时钟被输入。RGB图像输入接口电路向修改电路提供输入 的点时钟作为操作时钟。
[3]根据本发明的再一种情况的移动终端设备包括第一半壳(17) 和通过铰接部件(16)可折叠连接到第一半壳的第二半壳(15)。 第一半壳包括主机设备(5)。第二半壳包括通过多条信号线与主机 设备接口连接的液晶显示驱动控制器(10)和其显示操作由液晶显 示驱动控制器控制的液晶显示器(11)。信号线经过铰接部件。液 晶显示驱动控制器形成在半导体集成电路中，该半导体集成电路包 括用于主机接口的外部端子；连接到用于主机接口的外部端子的主 机接口电路；连接到主机接口电路的显示控制电路；和连接到显示 控制电路的用于显示驱动的外部端子。主机接口电路包括用于差分 方式的串行数据输入和输出的第一串行接口电路；并行接口电路； 和任何其他接口电路，其中根据主机接口模式设置状态选择接口电 路用作与主机设备的接口。显示控制电路包括能够用作显示数据帧 缓冲器的显示数据存储器；和能够修改将要存储在显示数据存储器 中的像素数据的色调值的修改电路。修改电路包括移位电路，具有 多个级，用于同步于操作时钟移位根据显示尺寸从主机接口电路顺 序传送的像素数据；并行闭锁电路，用于并行闭锁通过移位电路的 多个系列像素的像素数据的移位输出；运算电路，用于在同步于移 位电路的移位动作的同时，使用在所述并行闭锁电路中闭锁的系列 像素的像素数据进行运算处理，并根据运算处理结果修改移位电路 的中间移位输出；选择器，用于选择移位电路的最后移位级的输出 或运算电路的输出；以及选择器，允许使用对于根据所述显示尺寸 在传送方向上没有放置在同一行上的像素的在所述并行闭锁电路中 闭锁的像素数据，在由所述修改电路获得修改结果的时候，选择移 位电路的最后移位级的输出。
根据这种情况，因为使用如上所述相同的修改电路，因此可以执 行像素数据的色调修改，最小化由作为像素数据传送源的主机设备 插入的虚周期。
在本发明的一种具体情况中，当第一串行接口电路被选择用作与 主机设备的接口时，该第一串行接口电路响应于像素数据包的接收 而产生操作时钟。将具有写入的虚数据的数据包加入一帧的一系列 数据包的末端。
当选择并行接口电路用作与主机设备的接口时，该并行接口电路 响应于写选通信号的电平变化而产生操作时钟，该写选通信号是和 来自主机设备的像素数据一起提供的并行接口控制信号之一。
下面将主要介绍由本申请中公开的本发明的典型情况获得的效 果。
由此可以提供一种能够修改像素数据色调值的显示控制设备，最 小化由作为像素数据传送源的主机设备插入的虚周期，并且进一步 提供一种使用上述显示控制设备的半导体集成电路和移动终端设 备。

图1是示出在液晶显示驱动控制器中使用的修改电路实例的框 图；
图2是示出移动电话示意性结构的框图；
图3是示出在图2中所示移动电话中显示命令和显示数据的传输 路径的示意图；
图4是表示液晶显示驱动控制器具体结构的框图；
图5是示出如何由修改电路70为边缘增强修改色调值的原理的 示意图；
图6提供了用于边缘增强的控制寄存器的价值的表；
图7是说明帧缓冲器区域与用于对定义区域的点寻址的地址寄 存器之间关系的示意图；
图8A到图8H是说明向帧缓冲器传输像素数据的多个方向和顺 序的示意图；
图9是图1的修改电路的操作时序图；
图10是作为针对不使用图1中选择器76来使用在两个传送行上 分布的像素的像素数据抑制边缘增强的情况的比较实例呈现的操作 时序图；
图11是配置用于在两个时钟周期中完成运算处理的修改电路的 操作时序图；
图12是配置用于在两个时钟周期中完成运算处理并且具有适于 闭锁五个像素数据的并行闭锁电路的修改电路的操作时序图；
图13是说明适于图12的操作的修改电路的结构的框图；
图14是说明在最大区域内任意位置中设置的窗口的示意图；
图15是说明每传送行的数据大小小于图9的操作实施例中的修 改操作的时序图；
图16是说明在高速串行接口电路响应于像素数据包的接收产生 写时钟的情况下包括要加入帧末端的虚写入数据包的数据流的视 图。

《移动电话》图2说明一种移动电话1的例子。由天线2接收的 无线波段信号被传输到射频接口(RFIF)部分3。由RFIF部分3将 所接收的信号转换为更低频率的信号，解调并转换为提供到基带部 分(BBP)4的数字信号。基带部分4使用微机(MCU)5等执行编 解码处理，破译所接收的数字信号，并对该信号执行纠错。然后BBP 使用专用半导体设备(ASIC)6将所接收的信号数据分成通信所需 的控制数据和例如压缩的语音数据的通信数据。控制数据传送到 MCU 5，接着MCU 5对控制数据执行通信协议处理等。通过使用 MCU 5来解压由信道编解码处理提取的语音数据，并且语言接口电 路(VCIF)9将压缩的语音数据转换为由扬声器7再现为语音的模 拟信号。在传输操作中，从麦克风8输入的语音信号由VCIF 9转换 为数字信号。通过使用MCU 5等将该数字信号过滤并转换为压缩语 音数据。ASIC 6将来自MCU 5的压缩语音数据和控制数据组合成传 输数据串，并通过使用MCU 5将误差校正和检测代码以及加密代码 添加到数据串，由此产生传输数据。由RFIF部分3调制该传输数据， 并将调制后的传输数据转换为RF信号，在放大后通过天线2将该 RF信号作为无线电信号发射。
MCU 5向液晶显示驱动控制器(LCDCNT)10发出显示命令、 显示数据等。LCDCNT 10根据发出的显示命令和显示数据来执行对 液晶显示器11上显示图像的控制，或者向子液晶显示驱动控制器 (SLCDCNT)12传输显示命令和显示数据用于控制能够在子液晶显 示器(SDISP)13上显示图像。MCU 5包括例如中央处理器(CPU) 和数字信号处理器(DSP)的电路单元。可以将MCU 5配置为具有 分离的处理器：专用于通信的基带处理任务的基带处理器和专用于 例如显示控制和安全控制的附加功能控制任务的应用处理器。尽管 没有限制，但是在所说明的实施例中，LCDCNT 10、SLCDCNT 12、 ASIC 6和MCU 5都分别配置为独立的半导体设备。假设MCU是 LCDCNT 10的主机设备。
图3示出在图2中所示移动电话中显示命令和显示数据的传输 路径。在此，移动电话具有第二半壳15和通过铰接部件16可折叠 连接到第二半壳15的第一半壳17。第二半壳15包括LCDCNT 10 和SLCDCNT 12，以及由这些控制器驱动的液晶显示器11和子液晶 显示器13。在图3中，应当清楚SLCDCNT 12和SDISP 13位于第 二半壳15的背面。第一半壳17包括作为主机设备的MCU 5。其还 包括连接LCDCNT 10和MCU 5的多条信号线18。信号线18经过 铰接部件16。信号线18中的一些是通过高速串行接口连接进行信息 传输的差分信号线。通过多条信号线19将SLCDCNT 12连接到 LCDCNT 10。通过信号线19将显示命令和显示数据并行传输到 SLCDCNT 12。可以通过使用差分信号线实现在LCDCNT 10和MCU 5之间低振幅高速串行接口连接。这些线甚至可以以比用于并行接口 连接的总线信号线19更少的信号线提供所要求的传输率。由此，连 接在LCDCNT 10和MCU 5之间的信号线可以减少，并且可以明显 减少随着日常地在铰接部件16上折叠和打开半壳，信号线18由于 老化而断裂的风险。因为信号线19不经过铰接部件16，所以它们可 以通过并行传输来传输显示命令和显示数据。
《液晶显示驱动控制器》图4表示液晶显示驱动控制器 (LCDCNT)10的具体结构。LCDCNT 10包括用于主机接口的外部 端子TML 1、连接到用于主机接口的外部端子TML 1的主机接口电 路20、连接到主机接口电路20的显示控制电路21、连接到显示控 制器21的用于显示驱动的外部端子TMK2以及其他元件。显示控制 电路21具有可以修改根据显示尺寸而传送的像素数据的色调值的修 改电路(EMP)70。该修改电路70用于通过对存储在显示数据存储 器(GRAM)43的帧缓冲器中的图像数据的色调修改而进行边缘增 强。
主机接口电路20包括用于差分方式的串行数据输入和输出的高 速串行接口电路(HSSIF)25、并行接口电路(PIF)33、用于以比 HSSIF 25更低速率的时钟同步串行接口连接的时钟同步串行接口电 路(LSSIF)40、RGB图像输入接口电路(RGBIF)65和接口控制 信号产生电路(IFSG)22。
高速串行接口电路(HSSIF)25执行与差分信号线的串行接口连 接。将两个差分数据端子data+和data-以及两个差分选通信号端子 Stb+和Stb-分配给高速串行接口。在此没有限制性地介绍用于高 速串行接口的特定传输协议。但是，例如，接口的发送器侧同步于 在差分选通信号端子Stb+和Stb-处存在的时钟信号的边缘变化通 过差分数据端子data+和data-发送数据，接收器侧在差分选通信号 端子Stb+和Stb-处存在的时钟信号的每个固定周期获取在差分数 据端子data+和data-处的数据。可以根据差分电流的方向确定信号 是“1”还是“0”。优选地，将传输率设置在例如100Mbps到400Mbps 的高速率，并且将信号振幅设置在例如300mV的低振幅。
并行数据端子DB17-0、片选端子CS、寄存器选择端子RS、写 端子WR和读端子RD被分配给并行接口电路33。尽管没有限制， 但用于访问Z80微处理器的外部总线的访问控制信号在此视为用于 假设的并行接口。对于上述端子CS、RS、WR和RD，从MCU 5提 供作为用于并行接口的接口控制信号的片选信号、寄存器选择信号、 写信号和读信号。
时钟同步串行接口电路40使用串行输入端子SDI和串行输出端 子SDO而用于数据的串行输入和输出。通过这些端子SDI、SDO传 输的信号的振幅大约为1.5V至3.3V高，并且传输速率为低。
RGB图像输入接口电路(RGBIF)65是输入用于呈现经由并行 接口电路33输入到帧缓冲器中的图像数据的定时控制信号的电路。 例如，当接收到从主机设备发送的运动图像数据并将其写入帧缓冲 器，并用显示驱动电路21控制显示运动图像时，使用定时控制信号。 由RGB图像输入接口电路65输入的定时控制信号是指示存在有效 数据的数据使能信号ENABLE、水平同步信号HSYNC、垂直同步信 号VSYNC和指定用于接受数据的定时的点时钟DOT CLK。
对于命令和显示数据从/向作为主机设备的MCU 5的输入和输 出，可以使用并行接口电路33、高速串行接口电路25或低速串行接 口电路40。使用哪个接口由每个模式端子IM2-0的上拉(pulled up) 或下拉(pulled down)状态来决定。
预定格式的包用于在MCU 5和主机接口电路20之间的命令和数 据的传输。如果高速接口电路用作主机接口，则其从差分数据端子 data+和data-接收命令和显示数据。如果并行接口用作主机接口，则 其从数据输入/输出端子DB17-0接收命令和显示数据。当低速串行 接口用作主机接口时，其从串行数据输入端子SDI接收命令和显示 数据。如果并行接口用作与MCU 5的接口，则从主机设备5输入片 选信号CS、写信号WR、读信号RD和寄存器选择信号RS。当片选 信号CS信号电平为低时表示片选。当写信号WR的信号电平为低时 定义该信号在此作为表示写的写选通信号。当读信号RF的信号电平 为低时定义该信号在此作为表示读的读选通信号。
当主机接口电路20从MCU 5接收到命令包时，接口将通过该包 接收的地址信息存入变址寄存器(IDREG)47中。变址寄存器47 通过对存储在其中的命令地址解码产生寄存器选择信号等。通过该 包接收的命令数据被传输到命令数据寄存器阵列(CREG)46。命令 寄存器阵列46包括映射到预定地址的大量命令数据寄存器。通过从 变址寄存器47输出的寄存器选择信号选择其中将存储所接收命令的 命令数据寄存器。闭锁到所选择的命令数据寄存器中的命令数据被 作为指令或控制数据传输到适当电路部分用于内部操作控制。根据 包报头信息，也可以直接将命令写入由命令包的地址信息指定的命 令数据寄存器。如果选择并行接口，则由寄存器选择信号RS的高电 平指示命令向命令数据寄存器的直接写入。
当主机接口电路20从MCU 5接收到数据包时，接口根据包报头 信息将地址信息设置到地址计数器49中。接口通过修改电路(EMP) 70向写数据寄存器(WDR)42传输写数据或者从读数据寄存器 (RDR)45获取读数据的输入。或者接口根据包报头信息的内容将 控制数据设置到由地址信息指定的控制寄存器内。地址计数器49根 据地址信息指示的命令数据寄存器的内容执行递增操作等，并在显 示数据存储器(GRAM)43内执行寻址。这时，如果命令数据表示 对显示数据存储器43的写访问操作，则通过修改电路70从总线41 向写数据寄存器(WDR)传输在数据包中包含的数据，并以精确的 定时将其存储到显示数据存储器(GRAM)43中。例如，以显示帧 等为单位执行存储显示数据。如果命令数据表示从显示数据存储器 43的读访问操作，则将存储在显示数据存储器43中的数据读到读数 据寄存器(RDR)45，从那里数据可以传输到MCU 5。当命令数据 寄存器接收到显示命令时，同步于显示定时执行从显示数据存储器 43的读操作。由定时发生器(TGNR)50执行对读和显示的定时控 制。将已经同步于显示定时从显示数据存储器43中读出的显示数据 闭锁到闭锁电路(LAT)51中。闭锁的数据被提供到源驱动器 (SOCDRV)52。其驱动由液晶显示驱动控制器10控制的液晶显示 器11由包含薄膜晶体管(TFT)的点阵型液晶板构成。液晶板还包 括用于驱动像素的、作为信号电极的大量源极和作为扫描电极的大 量栅极。源驱动器(SOCDRV)52通过驱动端子S1-720驱动液晶显 示器11的源极。驱动端子S1-720的驱动电平由色调电压产生电路 (TWVG)54产生的色调电压确定，并被提供给这些端子。可以通 过伽马修改电路(γMD)55对色调电压进行伽马修改。扫描数据产 生电路(SCNDG)57产生用于同步于来自定时发生器50的扫描定 时进行扫描的数据。用于扫描的数据传输到栅驱动器(GTDRV)56。 栅驱动器56通过驱动端子G1-432驱动液晶显示器11的栅极。驱动 端子G1-432的驱动电平由具有电荷泵电路的液晶显示驱动电平产生 电路(DRLG)58产生的驱动电压确定，并被提供到这些端子。多 个连接到DRLG 58的外部端子TML 3是例如用于构成电荷泵电路的 电容元件的外部端子。
时钟脉冲发生器(CPG)60自动产生内部时钟并将时钟作为用 于操作定时的参考时钟提供给定时发生器50。内部参考电压产生电 路(IVREFG)61产生参考电压并将其提供给内部逻辑电源调整器 (ILOGVG)62。内部逻辑电源调整器62基于参考电压产生用于内 部逻辑的电源。
《修改电路》图5示出如何由修改电路70为边缘增强修改色调 值的原理。图6提供了用于边缘增强的控制寄存器的价值的列表。 当将图像数据写入显示数据存储器43中的帧缓冲器中时，启动用于 边缘增强的色调修改处理。由设置在控制寄存器EGMD中的值确定 是否将执行用于边缘增强的修改。
图5[i]出于方便以波形示出像素数据色调值。PXh到PXk表示系 列像素的数据。图5[ii]表示平滑化处理的概念。例如，如果PXi是 其色调将要被修改的目标像素，则通过使用其之前和之后像素PXh、 PXj的色调数据对像素PXi的色调值进行平滑化处理。同样，如果 PXj是其色调将要被修改的目标像素，则通过使用其之前和之后像素 PXi、PXk的色调数据对像素PXj的色调值进行平滑化处理。可以通 过对三个像素的色调值简单平均来执行平滑化处理，然而，可以在 对它们进行平均之前，通过使用如设置在寄存器AVST中的平滑强 度α对目标像素以及其之前和之后像素的色调值进行加权。例如，如 果目标像素是PXi，则例如通过α((PXh(grd)+PXj(grd)+PXi(grd))/3获 得其平滑化后的色调值。
图5[iii]表示差分处理的概念，即，计算在其色调值要进行修改 的目标像素的原始图像的色调和其平滑化后的色调之间的差分。如 果平滑化后的色调高于原始图像的色调，则原始色调值减去平滑化 后的色调值。如果平滑化后的色调低于原始图像的色调，则将平滑 化后的色调值加至原始色调值。分别通过如设置在控制寄存器DTHU 中的上限值βU和如设置在控制寄存器DTHL中的下限值βL来确定 由相加和相减获得的差分的最大值和最小值。大于上限值的差分值 被校正到上限值，小于下限值的差分值被校正到0。
图5[iv]表示合成处理的概念，即，将差分值加到原始像素图像 的色调值。这里，设置在寄存器ADST中的加法强度γ用于加权要加 算的差分值。加法强度γ用作差分值乘以的因子。
图1示出了修改电路70的例子。例如，通过包括用于每种颜色 R、G、B的8位、总共24位的像素数据确定一个像素。因此，像素 数据可以采用R、G、B颜色的256种色调的任何组合。
图1的修改电路是图5中所示原理的实现。该电路旨在使用聚焦 像素以及其前一像素和后一像素的像素数据来修改聚焦像素的色调 值。参考标号71表示包括用于流水线处理的五级数据闭锁的移位电 路(SFT)。每移位级LT1至LT5由例如同步于写时钟WCLK执行 闭锁操作的主-从闭锁电路或边缘触发脉冲闭锁构成。
参考标号72表示用于获取数据的并行闭锁电路(PLT)，其可 以并行地保持聚焦像素及其之前和之后像素总共三个像素的像素数 据。并行闭锁电路72同步于写时钟WCLK连续获取并闭锁24位像 素数据，并且并行输出最近三个像素的像素数据。移位电路71中的 第一级闭锁器LT1的输出输入到并行闭锁电路72，使得聚焦像素数 据位于中央。
参考标号73表示同步于写时钟WCLK执行上述平滑化处理的平 滑化处理电路(SMT)。在写时钟WCLK一个周期中完成平滑化操 作。
参考标号74表示差分处理电路(DIF)，其同步于写时钟WCLK 并且在写时钟WCLK一个周期中通过计算在平滑化后的色调数据和 在平滑化操作中聚焦的像素数据之间的差分来完成上述差分处理。 从移位电路71中的第三级闭锁器(LT3)输入要通过与平滑化后的 色调数据比较的差分处理来修改的聚焦像素数据。
参考标号75表示加法处理电路(ADD)，其同步于写时钟WCLK 并且在写时钟WCLK一个周期中完成上述加法处理。从移位电路71 中的第四级闭锁器(LT4)输入要在加法处理中与差分数据相加的聚 焦像素数据。
加法电路75的输出或在移位电路71中最后一级闭锁器的输出由 选择器(SEL)76选择，并传送到写数据寄存器42。暂时存储在写 数据寄存器42中的像素数据被顺序写入到数据存储器43中的帧缓 冲器中。例如，由在地址寄存器VSA、VEA、HSA、HEA中设置的 值确定帧缓冲器的区域。在地址寄存器VSA中，设置在垂直方向上 的起始地址。在地址寄存器VEA中，设置在垂直方向上的结束地址。 在地址寄存器HSA中，设置在水平方向上的起始地址。在地址寄存 器HEA中，设置在水平方向上的结束地址。如图7所示，由此确定 的帧缓冲器的区域设立为由Adr(VSA+HSA)、Adr(VSA+HEA)、 Adr(VEA+HEA)、Adr(VEA+HSA)四个固定点地址定义的矩形 区域。从总线41传送到修改电路70的像素数据例如可以是在垂直 方向上从顶部到底部的以水平方向上一行一行地传送。例如，像素 数据按图8A中所示的顺序传送。当按照这样的顺序向修改电路70 传送像素数据时，并且在聚焦各传送行的任一端位置中的像素用于 色调修改的情况下，三个像素的数据按下列状态闭锁到并行闭锁电 路72中：存在于另一传送行上的像素被定位在该聚焦像素的之前或 之后。如果在该状态下使用并行闭锁电路72的并行输出，执行平滑 化操作，则其结果不适合于像素边缘增强。这是因为边缘增强是使 用放置在两个传送行上的像素的数据对存在于一传送行上的像素执 行的。考虑到这一点，对于在像素数据传送行的任一端位置中的像 素，照原样选择传送行的任一端位置中的像素的数据并传送到下一 级，而不使用从加法处理电路75获得的不合适的色调修改结果。原 始图像的图像质量没有劣化。由选择器76执行该选择，并由包含计 数器(CUNT)77和控制逻辑(SCNT)78的选择控制电路79执行 其控制。
计数器77对写时钟WCLK的脉冲计数并向控制逻辑78提供时 钟数。控制逻辑78接受设置在寄存器HSA、HEA、VSA、VEA中 的值的输入并知道帧缓冲器的大小。当同步于写时钟WCLK启动写 数据的传送时，计数器77开始对时钟脉冲计数。一旦时钟数5等于 移位电路中的移位级数，就由控制逻辑78将计数器77复位到0。随 后，每次计数器计数的时钟脉冲等于存在于在水平方向上一传送行 上的像素数时，就由控制逻辑78将计数器复位到0。RES_C是对计 数器77的复位信号。当控制逻辑78从时钟数判断每传送行的开始 时，它使选择器76在一个时钟周期期间选择在移位电路71中最后 一级的输出。同样地，当控制逻辑从时钟数判断每传送行的结束时， 它使选择器76在一个时钟周期的时间内选择移位电路71中最后一 级的输出。换言之，在运算电路75使用根据显示大小没有放置在传 送方向上同一行上的像素的在并行闭锁电路72中闭锁的像素数据来 输出修改结果的期间，选择控制电路(SCNT)77使选择器76选择 在移位电路71中最后移位级的输出。DTC_E是选择控制信号，当其 电平为高时使选择器76选择在移位电路71中最后一级的输出。当 由寄存器EGMD中的设置取消选定边缘增强处理时，控制逻辑79 总是使选择器76选择移位电路71中最后一级的输出。
图9示出了修改电路70的操作时序图。在图中，假设在传送方 向上的一行上放置八个像素的像素数据。Din是从总线41传送到修 改电路的像素数据。标志“-”表示未定义的值。在传送方向上每行 中像素的每个数据被分配从1至8的数据编号。加到数据编号的单 个撇标志(′)表示对具有该数据编号的聚焦像素执行的平滑化处理 的结果。加到数据编号的双撇标志(″)表示对具有该数据编号的聚 焦像素执行的差分处理的结果。加到数据编号的三撇标志()表示 对具有该数据编号的聚焦像素执行的加法处理的结果。注意选择器 76的输出数据Dout，放置在传送行的两端位置的像素的具有数据编 号1、8的像素数据照原样输出，而具有数据编号2至7的像素数据 则通过运算处理进行修改并输出。即使在两个传送行之间的分界处， 也可以没有中断地传送像素数据。这是因为，如上所述，即使在聚 焦像素之前或之后的像素放置在另一传送行上的状态下将三个像素 的像素数据闭锁在并行闭锁电路72中(图9中S1)，作为在该状态 下并行闭锁电路72的并行输出的运算处理结果1和8也不被选为 修改电路70的输出。因此，不会发生使用放置在两个传送行上的像 素的像素数据进行的对一行上像素之一有作用的边缘增强。与将从 加法处理电路75中获得的不适合的色调修改结果提供到像素数据传 送行上两端位置中的像素的情况相比，在此介绍的方法使得原始图 像在质量上没有劣化，即使照原样选择在传送行上两端位置中像素 的数据并传送到下一级。
图10示出针对不使用图1中选择器76来使用在两个传送行上分 布的像素的像素数据抑制边缘增强的情况的比较实例的操作时序 图。在这种情况下，当来自传送行起点的第二像素数据(数据编号2) 输入到并行闭锁电路时，根据指示像素数据双重闭锁定时的检测信 号DTC的触发，已经在并行闭锁电路中闭锁的传送行的第一像素数 据(数据编号1)被双重闭锁。由此，当对作为聚焦像素的传送行第 一像素执行平滑化处理时，使用数据编号2、1、1的三个像素数据。 类似的，当将传送行的最后一个像素数据(数据编号8)作为中心位 置的数据输入到并行闭锁电路中时，根据指示像素数据对定时的检 测信号DTC的触发进行双重闭锁，对已经在并行闭锁电路中闭锁的 传送行的最后一个像素数据(数据编号8)进行双重闭锁。由此，当 对作为聚焦像素的传送行最后一个像素执行平滑化处理时，使用数 据编号7、8、8的三个像素数据。因为在将传送行的最后一个像素 数据输入到修改电路之后直到获得加法结果要用5个周期，因此在 这种情况下每传送行的最后一个像素数据的输入之后需要5个虚写 周期。如果不插入虚写周期，就会发生使用放置在两个传送行上的 像素的像素数据进行的对一行上像素之一有作用的不期望的边缘增 强。至于虚写周期，在图9的操作实施例中，因为像素数据可以没 问题地连续地传送，不需要插入虚写周期。但是，因为在最后传送 行的处理完成之前要发生5个时钟周期的延迟，所以仅仅需要插入 虚写(虚数据写)周期以补偿在每帧数据传送后的延迟(五个周期)。
图11示出了配置用于在两个时钟周期中完成运算处理的修改电 路的操作时序图。尽管没有示出在本操作实施例中修改电路的结构， 但是可以通过如图1中所示的适于在一个时钟周期中执行运算处理 的差分处理电路74和加法处理电路75以及适于使用四级闭锁的移 位电路71实现该修改电路。因为该移位电路71具有四级闭锁，所 以直到首先获得输出数据Dout之前的时钟周期数比图9的操作实施 例中的周期数少一个周期。由此，要插入帧末端的虚写周期的数量 要减少一个周期。其他操作和图1和图9所述的相同，因此不再重 复其具体介绍。
图12示出了配置用于在两个时钟周期中完成运算处理并且具有 适于闭锁五个像素数据的并行闭锁电路的修改电路的操作时序图。 在图13中示出在该操作实施例中修改电路的结构。如图13中所示， 可以如下来实现该修改电路：差分和加法处理电路74A在一个时钟 周期中执行差分处理电路74和加法处理电路的运算处理任务；并且 移位电路71A适于使用六级闭锁。因为移位电路71A具有六级闭锁， 所以直到首先获得输出数据Dout之前的时钟周期数比在图9的操作 实施例中的周期数多一个周期。这样，要插入帧末端的虚写周期的 数量要增加一个周期。此外，并行闭锁电路72A并行闭锁最大五个 像素的数据，而平滑化处理电路73A使用聚焦像素和该聚焦像素之 前的两个像素和之后的两个像素的数据执行运算处理。选择控制电 路79A使选择器76照原样选择来自传送行起点的最初两个像素数据 和该行的最后两个像素数据。其他操作和图1和图9所述的相同， 因此不再重复其具体介绍。
对于图1和其他描述中介绍的寄存器HSA、HEA、VSA、VEA， 可以设置地址以定义图7中所示的部分窗口区域。窗口设置可以放 置在图14中所示的最大区域中的任意位置。图15说明小于图9的 操作实施例中的每传送行的数据大小的修改处理定时。和图9的操 作实施例相比，每传送行具有6个像素的数据。其他操作定时和图9 中描述的一样，因此，就不再重复其具体介绍。
可以由高速串行接口电路25、并行接口电路或RGB图像输入接 口电路26产生写时钟WCLK。当选择高速串行接口电路25用作与 主机设备5的接口时，高速串行接口电路25响应于像素数据包的接 收产生写时钟WCLK。如图16中所示，需要在要写入的图像数据的 最后数据包中加入插入虚写周期所需的虚写数据包。当选择并行接 口电路33用作与主机设备5的接口时，并行接口电路33响应于写 选通信号WR的电平变化产生写时钟WCLK，该写选通信号WR是 和像素数据一起从主机设备5提供的并行接口控制信号之一。在这 种情况中，同样需要在帧末端加入虚写周期。为了以并行接口方式 插入虚写周期，主机设备，即，MCU 5必须通过执行数据传送命令 启动虚写操作。因为在图9的操作实施例中要插入的虚写周期的数 量要比在图10的情况中的数量要少很多，所以MCU 5的负担能够 得到减轻。
当RGB图像输入接口电路65输入用于呈现经由并行接口电路 33输入到帧缓冲器中的运动图像数据的定时控制信号时，RGB图像 输入接口电路(RGBIF)65向修改电路70提供作为写时钟WCLK 的点时钟DOTCLK输入。
尽管已经基于其上文中示范性实施例对本发明进行了具体的介 绍，但是应当清楚本发明不受所述实施例的限制，在不脱离本发明 的要点的情况下可以进行各种修改。
例如，尽管已经介绍了假设按以上描述中如图8A所示的写入方 向将像素数据写入到帧缓冲器中，但是本发明不受其限制，像素数 据可以按图8B-图8H中所示的任一方向或顺序传送和写入。可以 改变在帧缓冲器区域中的地址映射和像素数据的传送方向。因此， 可以改变计数器77、77A的计数方向和用于基于时钟计数检测传送 行末端的控制逻辑79、79A的逻辑。主机设备不限于用于基带处理 和应用处理的单个MCU 5。基带处理器和应用处理器二者可以为主 机设备。此外，主机设备可以包括其他电路。本发明可以广泛应用 于例如类似个人数字助理(PDA)的移动数据处理终端和存储终端 的不同移动终端设备，而不仅限于移动电话。
对相关申请的交叉参考
包括说明书、附图和摘要的、于2006年9月5日提交的日本专 利申请No.2006-239968的公开内容在此并入全部作为参考。
[专利文件1]
日本未审专利公开No.2002-82657