阻挡漏电流通过存储阵列中瑕疵存储单元的方法
阅读：802发布：2021-06-10
专利汇可以提供阻挡漏电流通过存储阵列中瑕疵存储单元的方法专利检索，专利查询，专利分析的服务。并且本 发明 公开了一种阻挡漏 电流 通过存储阵列中瑕疵存储单元的方法。该存储单元包括存取装置以及可编程 电阻 存储元件。该方法包含辨识在该存储阵列中瑕疵存储单元的地址，以及施加一 修改 偏压 条件以修改在该辨识地址上的该瑕疵存储单元。此修改偏压条件会导致该修改瑕疵存储单元转变为阻挡 漏电流 的情况。该方法也包含将所辨识的该瑕疵存储单元的地址储存于一个地址的备援表中。本发明也揭露一种自动测试系统，其包含一装置测试机适合在一集成 电路 进行测试时辨识在一存储阵列中瑕疵存储单元的地址，且施加一修改偏压条件以修改在该辨识地址上的该瑕疵存储单元。，下面是阻挡漏电流通过存储阵列中瑕疵存储单元的方法专利的具体信息内容。
1.一种阻挡漏电流通过一存储阵列中瑕疵存储单元的方法，该存储单元包括存取装置及可编程电阻存储元件，包含：
辨识在该存储阵列中瑕疵存储单元的地址；以及
施加一修改偏压条件以修改在该辨识地址上的该瑕疵存储单元，形成修改瑕疵存储单元，该存储阵列操作期间施加偏压条件下，该修改瑕疵存储单元具有一电流阻挡条件；
其中，该修改瑕疵存储单元包括一修改二极管在正向和反向偏压时会保持在一电流阻挡条件下。
2.根据权利要求1所述的方法，更包含：
将所辨识的该瑕疵存储单元的地址储存于一个地址的备援表中。
3.根据权利要求1所述的方法，其中该存储单元包括存储元件，该存储元件包括于该阵列操作时在所施加偏压条件下具有一有源区域的相变化存储材料，且该修改偏压条件导致电流脉冲会诱发该相变化存储材料的一部分转变至一非晶相态以阻挡电流通过该修改瑕疵存储单元。
4.根据权利要求1所述的方法，其中该存储单元包括存储元件，该存储元件包括于该阵列操作时在所施加偏压条件下具有一有源区域的相变化存储材料，且该修改偏压条件导致电流脉冲会诱发自底电极延伸至顶电极的该相变化存储材料的一部分转变至一非晶相态。
5.根据权利要求1所述的方法，其中该修改偏压条件导致电流脉冲会造成该修改瑕疵存储单元中的该存取装置变成电性非导体。
6.根据权利要求1所述的方法，其中该存储元件包含一相变化材料。
7.根据权利要求1所述的方法，其中该存取装置包含一二极管。
8.一种集成电路，包含：
一存储阵列，该存储阵列包含存储单元而该存储单元包括存取装置及可编程电阻存储元件与该存取装置耦接，且包含多个在一电流阻挡条件下的修改瑕疵存储单元；
一备援阵列包括取代存储单元；以及
一备援表，该备援表标示该修改瑕疵存储单元在该存储阵列中的辨识地址与该备援阵列中的该取代存储单元之间的对应关系；
其中，该修改瑕疵存储单元包括一修改二极管在正向和反向偏压时会保持在一电流阻挡条件下。
9.根据权利要求8所述的集成电路，其中该修改瑕疵存储单元包括修改存储元件于一电流阻挡条件下。
10.根据权利要求8所述的集成电路，其中该存储元件包括相变化材料，及该修改瑕疵存储单元包括具有一高电阻有源区域的修改存储元件。
11.根据权利要求8所述的集成电路，更包括：
一内建自我测试电路适合辨识在一集成电路的一存储阵列中瑕疵存储单元的地址，且施加一修改偏压条件以修改在该辨识地址上的该瑕疵存储单元，形成具有一电流阻挡条件的修改瑕疵存储单元。
12.根据权利要求11所述的集成电路，其中该内建自我测试电路更包含适合将所辨识的该瑕疵存储单元的地址储存于该备援表中。
13.根据权利要求11所述的集成电路，其中该存储单元包括存储元件，该存储元件包括于该阵列操作时在所施加偏压条件下具有一有源区域的相变化存储材料，且该修改偏压条件导致电流脉冲会诱发该相变化存储材料的一部分转变至一非晶相态以阻挡电流通过该修改瑕疵存储单元。
14.根据权利要求11所述的集成电路，其中该存储单元包括存储元件，该存储元件包括于该阵列操作时在所施加偏压条件下具有一有源区域的相变化存储材料，且该修改偏压条件导致电流脉冲会诱发自底电极延伸至顶电极的该相变化存储材料的一部分转变至一非晶相态。
15.根据权利要求11所述的集成电路，其中该修改偏压条件导致电流脉冲会造成该修改瑕疵存储单元中的该存取装置变成电性非导体。
阻挡漏电流通过存储阵列中瑕疵存储单元的方法
技术领域
背景技术
[0002] 在某些可编程电阻存储阵列的组态中，每一个存储单元包括一个二极管与一可编程电阻存储元件串联。此二极管是作为存取装置，使得此存储单元可以通过二极管的正向偏压而被选取操作，而于非选取存储单元的电流则被二极管的反向偏压所阻挡。因此，使用于这些组态中存取所选取存储单元的偏压安排对未选取存储单元而言是被设定于反向偏压。某些组态则是使用晶体管作为存取装置，其也是根据选取或非选取存储单元而调整其偏压安排。
[0003] 一种可编程电阻存储元件的型态可以是相变化材料，其具有在非晶态(高电阻率)与结晶态(低电阻率)之间极大的电阻率差别。相变化材料可以包含硫属化物或是其他相似的材料，包含举例而言，自锗(Ge)、锑(Sb)、碲(Te)、硒(Se)、铟(In)、钛(Ti)、镓(Ga)、铋(Bi)、锡(Sn)、铜(Cu)、钯(Pd)、铅(Pb)、银(Ag)、硫(S)、硅(Si)、氧(O)、磷(P)、砷(As)、氮及金族群中一个或多个材料中选取。在相变化元件正常的操作中，通过此相变化存储单元的电流可以将此相变化存储元件的电阻率状态设置或复位。为了将存储元件复位至非晶相，是使用一个短且高电流脉冲。为了将存储元件设置至结晶相，则是使用一个较长且中等大小的电流脉冲。为了读取此存储元件的状态，施加一个较小的电压至所选取存储单元而感测其电流结果。此感测电流具有至少两个电流准位，一个非常低的准位是与高电阻状态对应而另一个较高的准位则是与低电阻状态对应。因此，当需要设置、复位或读取所选取存储单元的电阻状态操作时需要使用电流。于如此的操作时，希望最好不要有电流通过未选取存储单元，因为不预期的电流会导致储存于未选取存储单元中的数据干扰，或是产生会干扰所选取存储单元正确读取的漏电流。然而，有瑕疵的存取装置可以具有永久的开启状态或是漏电状态，且会对即使是未选取的存储单元偏压时也导通电流。此漏电流结果会增加一存储芯片中的存储阵列的电能消耗，而且会降低在此存储阵列的设置、复位或读取时抵达目标存储单元的电流。
[0004] 例如是金属氧化物、固态电解(导桥)存储元件、磁阻存储元件等等的相变化存储元件之外的其他可编程电阻元件，当存取装置有瑕疵时，牵涉到根据其各自的特性必须调整偏压以及也会对漏电流很敏感等问题。
[0005] 因此，希望提供一种技术可以阻挡因为例如是短路二极管的瑕疵存取装置所导致的漏电流以及减少电源消耗等问题。
发明内容
[0006] 此处所描述的技术是提供一阻挡漏电流以及减少电源消耗通过存储阵列中瑕疵存储单元的方法。该存储单元包括存取装置，例如是二极管或是晶体管，及可编程电阻存储元件与该存取装置耦接。该方法包含辨识在该存储阵列中瑕疵存储单元的地址；以及施加一修改偏压条件以修改在该辨识地址上的该瑕疵存储单元，形成于该阵列操作时在偏压条件下会具有一电流阻挡条件的修改瑕疵存储单元，而阻挡该漏电流。所辨识的该瑕疵存储单元的地址可以储存于一个地址的备援表中。
[0007] 本发明亦揭露一种自动测试系统，其包含一装置测试机适合在一集成电路进行测试时辨识在一存储阵列中瑕疵存储单元的地址，且施加一修改偏压条件以修改在该辨识地址上的该瑕疵存储单元。
[0009] 图1显示本发明第一实施例的存储阵列的示意图，其包括选取存储单元的正常电流路径。
[0010] 图2显示本发明第一实施例的存储阵列的示意图，其包括漏电流路径。
[0011] 图3是显示制造包括阻挡一存储装置中漏电流的方法流程图。
[0012] 图4A到图4D显示一存储阵列中的香菇状存储单元在不同情况下的剖面图。
[0013] 图5A显示一范例pn结二极管的示意图。
[0014] 图5B范例的显示在一阻挡电流条件下一二极管的烧毁或是修改的简易示意图。
[0015] 图6显示一个桥状型态存储单元结构的剖面示意图。
[0016] 图7显示一个有源区域于介层孔内型态的存储单元结构的剖面示意图。
[0017] 图8显示一个细孔状型态的存储单元结构的剖面示意图。
[0018] 图9是结合图3中阻挡一存储装置中漏电流的方法的另一实施例。
[0019] 图10显示一个存储阵列中具有瑕疵存储单元的备援分配的一个简单范例示意图。
[0020] 图11显示根据本发明一实施例的存储集成电路的简化方块示意图。
[0021] 图12A和图12B是范例自动测试系统的方块示意图。
[0022] 【主要元件符号说明】
[0023] 100：存储阵列
[0024] 110：字线译码器
[0025] 112、114、116和118：字线
[0026] 120、140、160和180：存储单元
[0027] 122、142、162和182：相变化存储元件
[0028] 124、144、164和184：存取二极管
[0029] 125、225、250：电流路径
[0030] 190：位线译码器
[0031] 192、194、196和198：位线
[0032] 400：存储单元
[0034] 430、440、450：非有源区域
[0035] 435、445、455：有源区域
[0036] 460：可编程电阻材料
[0037] 470：下电极
[0038] 480：绝缘层
[0039] 490：接点
[0040] 495：瑕疵二极管
[0041] 500A、500B：pn结二极管
[0044] 530A、530B：p型材料
[0045] 540A、540B：n型材料
[0046] 550A、550B：pn结
[0047] 560A：空乏区域
[0048] 570A：势垒电压
[0049] 600：存储单元
[0050] 610：可编程电阻存储材料
[0051] 615：有源区域
[0052] 617：介电间隔物宽度
[0053] 620和640：第一与第二电极
[0054] 630：介电间隔物
[0055] 632：介电材料
[0056] 645：二极管
[0057] 700：存储单元
[0058] 710：可编程电阻存储材料
[0059] 715：有源区域
[0060] 717：多层柱状物宽度
[0061] 720和740：第一与第二电极
[0062] 722、724：顶表面和底表面
[0063] 730：介电材料
[0064] 725：二极管
[0065] 800：存储单元
[0066] 810：可编程电阻存储材料
[0067] 815：有源区域
[0068] 820和840：第一与第二电极
[0069] 830：介电材料
[0070] 825：二极管
[0071] 1010：具有修改瑕疵存储单元的存储阵列
[0072] 1020：备援表
[0073] 1030：备援阵列
[0074] 1100：集成电路
[0075] 1110：存储阵列
[0076] 1110m：具有修改瑕疵存储单元的存储阵列
[0077] 1110r：备援列
[0078] 1110c：备援行
[0080] 1116：字线
[0081] 1118：位线译码器
[0082] 1120：位线
[0083] 1122：总线
[0084] 1126：数据总线
[0085] 1124：感测放大器/数据输入结构
[0086] 1134：控制器
[0087] 1136：偏压调整供应电压/电流源
[0088] 1180：备援表
[0089] 1128：数据输入线
[0090] 1132：数据输出线
[0091] 1150：内建自我测试(BIST)电路
[0092] 1140：其他电路
[0093] 1190：地址产生器
[0094] 1210：自动测试系统
[0095] 1220：装置测试机
[0096] 1240：装置探针
[0097] 1250：装置搬运机
[0098] 1260：正在进行测试的晶圆中的集成电路
[0099] 1270：正在进行测试的已封装集成电路
具体实施方式
[0100] 为进一步说明各实施例，本发明的实施例乃提供有图式图1到图12A和图12B。此些图式乃为本发明揭露内容的一部分，其主要是用以说明实施例，并可配合说明书的相关描述来解释实施例的运作原理。配合参考这些内容，本领域具有通常知识者应能理解其他可能的实施方式以及本发明的优点。
[0101] 本发明的技术提供一种阻挡通过一存储阵列中包括缺陷存取装置的存储单元的漏电流及降低其功率消耗的方法。图1显示本发明第一实施例的存储阵列100的示意图，其包括二极管存取装置，显示通过功能选取存储单元160的正常电流路径150。此存储阵列100包括一存储单元阵列、多条字线及多条位线。此范例存储阵列100中的每一存储单元包括一存取二极管及一存储元件串联于每一条对应的字线与位线之间。每一个存储元件与一对应的存取二极管电性耦接。举例而言，存储单元120、140、160和180包括相变化存储元件122、142、162和182分别与一对应的存取二极管124、144、164和184电性耦接。
[0102] 多条位线包含位线192、194、196和198平行地延伸于一第一方向。位线192、194、196和198与位线译码器190电性通讯。二极管的阴极或阳极可以与位线连接。举例而言，二极管144和184的阴极与一共同位线198连接，而二极管124和164的阴极与一共同位线196连接。
[0103] 多条字线包含字线112、114、116和118平行地延伸于一第二方向且与字线译码器110电性通讯。或者，相变化存储元件也可以连接于二极管的阴极或阳极与位线之间。举例而言，相变化存储元件142连接于二极管144的阳极与字线112之间，而相变化存储元件
122连接于二极管124的阳极与字线112之间。字线112与相变化存储元件122和142共同连接而字线114与相变化存储元件162和182共同连接。必须注意的是，为了简明的目的，图1中仅显示16个存储单元，在现实中，相变化存储阵列可以包含成千上万个如此的存储单元。
122连接于二极管124的阳极与字线112之间。字线112与相变化存储元件122和142共同连接而字线114与相变化存储元件162和182共同连接。必须注意的是，为了简明的目的，图1中仅显示16个存储单元，在现实中，相变化存储阵列可以包含成千上万个如此的存储单元。
[0104] 在图1中，所选取存储单元160包含一个二极管164，其正常操作且可以导通介于字线114与位线196之间的正常电流路径150。此二极管164在直到通过此二极管164的偏压大于一正向操作的临界偏压后才会开始导通电流。然而，若是在未选取存储单元中的二极管124是有缺陷的，会永久的开启或是停留在漏电状态。此二极管124即使是在通过此二极管124的偏压小于一正常操作二极管的临界偏压时仍会产生漏电流通过介于字线112与位线196之间的电流路径125。如此通过二极管124的漏电流会干扰所选取存储单元160位线196上的有效读取/写入电流。通过字线112至其他位线的电流会被其他的未选取存储单元阻挡。
[0105] 在图2中，此瑕疵存储单元120通过修改二极管124、相变化存储元件122、介于如此元件间的接口、或是介于如此元件之一与对应的字线或位线之间使得此存储单元被转换至一电流阻挡条件下。此修改后的瑕疵存储单元阻挡了来自电流路径225的电流所以此漏电流不会干扰来自电流路径250而通过所选取存储单元160的电流。
[0106] 图3是显示制造包括此瑕疵存储单元的一存储装置的流程图。为了简明起见，在此流程图中的步骤310～360是描述一个可以由自动测试系统执行的流程图。此处所描述的步骤可以与其他不同的方式结合或是用其他的方法表示。举例而言，图9是结合图3中步骤的另一实施例。
[0107] 在图3中的步骤310，在工艺中此系统写入一测试图案至此阵列中某些或所有地址的存储单元内。一个测试图案可以将此阵列中某些或所有存储单元设定为逻辑一、逻辑零或是逻辑一与逻辑零的组合。测试图案可以由为了侦测此瑕疵存储单元特别设计的算法自动产生。在步骤320，此系统自写入此测试图案的地址上的存储单元内将数据读回。在步骤330，此系统比较所写入的数据与读回的数据。此系统然后判断此瑕疵存储单元的地址。
[0108] 在步骤340，此系统将所辨识的瑕疵存储单元地址储存于一备援表中。在步骤350，此系统为每一个瑕疵存储单元分配一对应的备援地址。此备援地址是指在被援阵列内的存储单元地址。备援阵列可以用许多不同的方式实施，包括例如与此存储阵列中相同基本型态的一组备援行及/或一组备援列的存储单元。此系统也可以将被援地址储存于此备援表中使得对一瑕疵存储单元的存取尝试会被重新导向至对应的备援地址。此备援阵列的大小是根据例如是存储阵列的大小、及/或所预期的瑕疵存储单元数目等许多因素来决定。在步骤360，此系统施加一修改的偏压条件以修改此瑕疵存储单元。此修改的偏压条件导致修改此瑕疵存储单元转变至一阻挡电流条件，将会于以下的某些范例中描述。当修改后，储存于备援表中的地址即是修改瑕疵存储单元的地址。
[0109] 于使用者操作时，使用在备援阵列中的存储单元而不是瑕疵存储单元，如此在逻辑上此存储阵列中并不具有任何瑕疵地址。然而，如同之前所描述的，修改的瑕疵存储单元并不会有足够的漏电流来干扰其他存储单元中例如是读取操作等操作。
[0110] 图4A到图4D显示一存储阵列中的香菇状存储单元在不同情况下的剖面图。在图4A中，存储单元400包括一可为位线的上电极410，一加热器或是下电极470、环绕此下电极
470的绝缘层480、可编程电阻材料460与上电极410和下电极470耦接，一接点490与下电极470耦接，以及例如是一瑕疵二极管495的存取装置与此接点490耦接。在此范例中的存储单元400包括相变化存储材料具有一有源区域会在此阵列操作时施加偏压的条件下改变相态。也可以使用其他的存储材料。
470的绝缘层480、可编程电阻材料460与上电极410和下电极470耦接，一接点490与下电极470耦接，以及例如是一瑕疵二极管495的存取装置与此接点490耦接。在此范例中的存储单元400包括相变化存储材料具有一有源区域会在此阵列操作时施加偏压的条件下改变相态。也可以使用其他的存储材料。
[0111] 在相变化存储器的许多实施例中，于任何编程之前，此可编程电阻材料460是在结晶相或是低电阻状态。于操作时，有源区域可以被复位为非晶态或是高电阻状态以及设置为结晶态或是低电阻状态。此可编程电阻材料460中的有源区域与加热器或是与底电极470接触。为了简明起见，此可编程电阻材料460的有源区域外的区域称为非有源区域。在此相变化存储材料设置与复位操作中提供给此有源区域编程的电流脉冲的大小及时间，可以举例而言，决定此有源区域以及非有源区域的大小。对正常的编程操作而言，图4B显示有源区域455与底电极470接触，而非有源区域450将有源区域455与顶电极410耦接。在此存储阵列中每一个存储单元的有源区域大小会根据工艺条件的变动而变动。然而，可以通过模拟或是统计的方式来提供如此阵列的设计与分析而得到对如此阵列尺寸定义的可靠量测。当然，在形成一修改瑕疵存储单元适合被诱发至非晶相的材料数量并不见得会与此阵列中正常存储单元操作时的有源区域中的数量相等。
[0112] 此相变化存储单元中的有源区域可以被复位为非晶态或是高电阻状态以及设置为结晶态或是低电阻状态。在正常的编程操作中，是使用一熔化-然后快速冷却的程序以复位此存储单元，其中是施加一较大的电流通过此存储单元一段短时间以先将其熔化，然后将此有源区域455快速的冷却。为了设置此存储单元，则是使用一个较长且中等大小的电流脉冲足以使此有源区域455结晶化。有源区域455可以与非有源区域450串联。在某些实施例中，有源区域455可以跨越底电极470与顶电极410之间。此可编程电阻存储单元400的电阻状态是由有源区域455的电阻状态决定。
[0113] 如同之前所描述的，此系统施加一修改的偏压条件以修改此瑕疵存储单元。此修改的偏压条件导致修改此瑕疵存储单元转变至一阻挡电流条件。在一实施例中，此系统施加一第一修改偏压条件导致一第一电流脉冲诱发此相变化材料的体积一部分(例如图4C中的区域445)大于此存储元件中的正常有源区域(例如图4B中的区域455)以构成非晶相，使得此存储单元具有一较高电阻状态。在一类似于将此存储单元复位的正常操作的熔化-然后快速冷却过程中，此第一电流将此可编程电阻存储单元中400的一修改有源区域445(图4C中)熔化，然后快速地冷却。此修改有源区域445被复位至非晶相或是较高电阻状态。在图4C中的对应非有源区域440自在图4B中的非有源区域450减少且保持在一低电阻状态。因为备援电路可以防止于读取、设置、或复位操作时对此修改存储单元的选取，在此修改存储单元中仅会遇到对非选取的偏压条件。于正常操作时所遇到扰乱此修改瑕疵存储单元的电流应该不会大到足以将此修改有源区域设置回到低电阻状态。结果是，此可编程电阻存储单元中400的修改有源区域445被复位至非晶相或是较高电阻状态后会永久地保持在非晶相或是较高电阻状态。
[0114] 在第二实施例中，此系统施加一修改偏压条件导致一电流脉冲诱发此相变化材料的体积一部分构成较高电阻状态，其是自此存储元件的底电极延伸至顶电极。在一类似于将此存储单元复位的正常操作的熔化-然后快速冷却过程中，此第二电流脉冲将有源区域435(图4D中)的一部分或是最大化诱发至至非晶相或是较高电阻状态，其包括在自加热器或是下电极470、至上电极410路径上的可编程电阻存储材料460的大部分或全部。此最大化的有源区域435因此被复位置较高电阻状态，而对应的非有源区域430则被减少至几乎不存在。于正常操作时所遇到扰乱此修改瑕疵存储单元的电流并不会大到足以将此修改有源区域设置回到低电阻状态。结果是，此可编程电阻存储单元中400的最大化有源区域
435被复位至较高电阻状态，作为几乎是一开路。
435被复位至较高电阻状态，作为几乎是一开路。
[0115] 在第三实施例中，此系统施加一修改偏压条件导致一电流脉冲将此瑕疵二极管或是其他存取装置变成电性非导体。此电流脉冲可以将此瑕疵存取装置烧毁变成开路。图5A显示一范例pn结二极管500A其包括一阴极520A及一阳极510A。此二极管500A是由n型材料540A及p型材料530A构成。此n型材料540A与阴极520A耦接而p型材料530A与阳极510A耦接。一pn结550A是形成介于n型材料540A与p型材料530A之间。此pn结550A具有一空乏区域560A围绕及一势垒电压570A。
[0116] 正常时，一pn结二极管会在阳极电位超过阴极电位一个势垒电压时导通电流。此n型材料与p型材料可以是硅中掺入例如是砷之类的杂质。当此n型材料与p型材料结合时，其会形成一pn结，理想上可在正向偏压时作为一闭路的切换开关且在反向偏压时作为一开路电路。此pn结550A具有一空乏区域560A围绕及一势垒电压570A。此pn结具有一空乏区域围绕。此空乏区域的宽度根据此掺入杂质的浓度来决定此势垒电压。
[0117] 当一足够高的电流脉冲施加在此瑕疵二极管时，一个热反应会触发一个例如是氧化的化学反应，其会至少将半导体材料的一部分转变，在表面接口或是瑕疵二极管内或是导致空洞的形成以导致开路或是高电阻情况。此开路或许是通常会在n型材料与p型材料之间所形成的一pn结位置上的空洞。其结果是，此二极管被修改至一阻挡电流的状况。
[0118] 图5B范例的显示包括一阴极520B及一阳极510B的二极管500B的烧毁示意图。此二极管500B原本由n型材料540B与p型材料530B构成。此n型材料540B与阴极520B耦接而p型材料530B与阳极510B耦接。当一pn结正常地形成，一空洞550B会因为第三电流形成使得此二极管变成非导通。可以施加类似地偏压条件以"烧毁"或是导致空洞也形成于例如是金属氧化物半导体晶体管或是双及晶体管等其他的存取装置中，所以其产生阻挡电流的条件。
[0119] 此处所描述的技术可参阅图4A到图4D其是使用香菇状存储单元结构作为范例。通常而言，本发明所揭露技术所使用的存储单元结构可以包括但是不限于香菇状存储单元结构、桥状存储单元结构、有源区域于介层孔内之存储单元结构或是多孔状存储单元结构。
会于以下进一步描述这些存储单元结构。
会于以下进一步描述这些存储单元结构。
[0120] 图6显示一个桥状型态存储单元结构的剖面示意图。此存储单元600包括一介电间隔物630分隔第一与第二电极620和640。介电材料632环绕于一可编程电阻存储材料610周围。此存储材料610延伸穿过介电间隔物630而与第一与第二电极620和640接触，因此定义一介于第一与第二电极620和640间的电极间电流路径，其具有一个由介电间隔物630宽度617所定义的路径长度。此存储单元包括一例如是二极管645的存取装置与电极640耦接。此介电材料632可以是例如氧化硅、氮化硅、氮氧化硅、或氧化铝等介电材料。
[0121] 如同之前所描述的，此系统施加一修改的偏压条件以修改此瑕疵存储单元。此修改的偏压条件导致修改此瑕疵存储单元转变至一阻挡电流条件。在一实施例中，此系统施加一第一修改偏压条件导致一第一电流脉冲诱发此相变化材料的体积一部分大于此存储元件中的正常有源区域以构成非晶相，使得此存储单元具有一较高电阻状态。在一类似于将此存储单元复位的正常操作的熔化-然后快速冷却过程中，此第一电流将此存储材料610中的一修改有源区域熔化，然后快速地冷却。此修改有源区域615c可以大于图6中所示的正常有源区域615b。此修改有源区域615c被复位至非晶相或是较高电阻状态。于正常操作时所遇到扰乱此修改瑕疵存储单元的电流应该不会大到足以将此修改有源区域615c设置回到低电阻状态。结果是，此可编程电阻存储单元中610的修改有源区域615c被复位至非晶相或是较高电阻状态后会永久地保持在非晶相或是较高电阻状态。如同之前提过的，在替代实施例中，此存取装置(例如瑕疵二极管645)通过一导致空洞形成、烧毁或是其他改变的电流脉冲而使得此瑕疵存取装置变得非导通，造成其不仅是仅有存储材料。
[0122] 图7显示一个有源区域于介层孔内型态的存储单元结构的剖面示意图。此存储单元700包括一存储材料710分别与第一和第二电极720和740在顶表面和底表面722、724接触。介电材料730环绕于此存储材料710周围。在此范例中，此存储材料710具有一个大致与由第一和第二电极720和740所定义出由介电层环绕的多层柱状物宽度相同的宽度717。在此处所使用的名词"大致"是为了表示已考虑了工艺的误差。此存储单元包括一例如是瑕疵二极管725的存取装置与电极720耦接。
[0123] 如同之前提过的，此系统施加修改偏压条件以修改此瑕疵存储单元。此修改偏压条件导致此瑕疵存储单元转变致阻挡电流的条件(715b:正常有源区域和715c:修改有源区域)。
[0124] 图8显示一个细孔状型态的存储单元结构的剖面示意图。此存储单元800包括一存储材料810。介电材料830环绕于此存储材料810周围。此存储材料810由介电材料830环绕且分别与第一和第二电极820和840在顶表面和底表面接触。此存储材料810具有一个小于第一和第二电极820和840的宽度。此存储单元包括一例如是瑕疵二极管825的存取装置与电极820耦接。
[0125] 如同之前提过的，此系统施加修改偏压条件以修改此瑕疵存储单元。此修改偏压条件导致此瑕疵存储单元转变致阻挡电流的条件(815b:正常有源区域和815c:修改有源区域)。
[0126] 图9显示一个与图3不同的替代实施例的工艺流程图。在此替代实施例中，此系统在储存瑕疵存储单元的地址于备援表之前就施加修改偏压条件来修改此瑕疵存储单元。图3中所揭露的方案与细节大致上可以结合于图9所示的实施例中使用。在图9中的步骤
910，在工艺中此系统写入一测试图案至此阵列中某些或所有地址的存储单元内。在步骤
920，此系统自写入此测试图案的地址上的存储单元内将数据读回。在步骤930，此系统比较所写入的数据与读回的数据。此系统然后判断此瑕疵存储单元的地址。
910，在工艺中此系统写入一测试图案至此阵列中某些或所有地址的存储单元内。在步骤
920，此系统自写入此测试图案的地址上的存储单元内将数据读回。在步骤930，此系统比较所写入的数据与读回的数据。此系统然后判断此瑕疵存储单元的地址。
[0127] 在步骤940，此系统施加一修改的偏压条件以修改此瑕疵存储单元使得其变成电性非导体。在步骤950，此系统将所辨识的瑕疵存储单元地址储存于一备援表中。在步骤960，此系统为每一个瑕疵存储单元分配一对应的备援地址。
[0128] 图10显示一个存储阵列中具有瑕疵存储单元1010的备援分配的一个简单范例示意图。在此范例中，于工艺的测试阶段时，此自动测试系统侦测且修改此存储阵列中的在地址M2和M5的两个瑕疵存储单元。此系统然后纪录此修改瑕疵存储单元的地址M2和M5于备援表1020中且分别分配地址R1和R0于备援阵列1030内。此系统也纪录备援地址R1和R0是分别与地址M2和M5相关的于备援表1020中。于用户操作时，当接收一瑕疵存储单元的地址且在备援表1020中发现时，此瑕疵存储单元在备援表1020中的各自地址提供给地址译码器。举例而言，假如接收到M2地址，则会提供备援地址R1给地址译码器。
[0129] 图11显示根据本发明一实施例的存储集成电路1100的简化方块示意图。其中集成电路1100包括存储阵列1110、一备援阵列(1110r、1110c)及一备援表1180。此存储阵列1110包括存储单元，而存储单元包括二极管或是其他存取装置，及一可编程电阻存储元件与二极管或是其他存取装置耦接。此存储单元在操作此存储阵列1110时会被施加偏压条件。此可编程电阻存储元件可以包括相变化材料，其具有有源区域会在操作此存储阵列1110施加偏压条件至存储单元时改变相态。此存储阵列1110也包括多个于一阻挡电流条件下的瑕疵存储单元。此备援阵列包括可取代的存储单元。此备援表1180标示存储阵列
1110中修改瑕疵存储单元的地址与备援阵列中可取代存储单元的对应关系。每一个修改瑕疵存储单元包括在正向及反向偏压时修改存取装置或是修改存储元件于一阻挡电流条件下。
1110中修改瑕疵存储单元的地址与备援阵列中可取代存储单元的对应关系。每一个修改瑕疵存储单元包括在正向及反向偏压时修改存取装置或是修改存储元件于一阻挡电流条件下。
[0130] 在图11中，此存储阵列1110包括具有瑕疵存储单元1110m的一存储阵列。此备援阵列包括一组备援行1110c的存储单元及/或一组备援列1110r的存储单元。此备援阵列由备援行1110c和备援列1110r代表。总线1122将具有瑕疵存储单元1110m的存储阵列中的存储单元以及备援行1110c和备援列1110r中的存储单元寻址。在替代实施例中，此备援阵列可以仅包括一组备援行1110c或是一组备援列1110r。备援阵列的大小是根据具有瑕疵存储单元1110m的存储阵列的大小，及/或预期瑕疵存储单元的数目等因素而定。在其他的实施例中，备援阵列可以和主要存储阵列1110是分开的，且可以使用相同或不同的存储单元技术加以实施。
[0131] 于包含例如是存储阵列1110的存储阵列的一存储芯片的工艺中，此具有瑕疵存储单元1110m的存储阵列的修改瑕疵存储单元被侦测及修改。此修改瑕疵存储单元的地址被辨识且储存于备援表1180中。此备援表1180标示修改瑕疵存储单元的地址与备援阵列中可取代存储单元的对应关系。
[0132] 于用户操作时，地址产生器1190首先产生或接收具有瑕疵存储单元1110m的存储阵列中的一可用的地址。假如此具有瑕疵存储单元1110m的存储阵列的地址经由备援总线1185在备援表1180中发现时，则此地址的存储单元会被认定为一个瑕疵存储单元。一个对应的备援地址则会分配给此瑕疵存储单元且其可以被备援表1180中的备援行1110c的存储单元或是备援列1110r的存储单元使用。此地址产生器1190提供此瑕疵存储单元的备援地址而不是此瑕疵存储单元在具有瑕疵存储单元1110m的存储阵列的地址给地址总线
1122。
1122。
[0133] 在图11中，一字线译码器1114与沿着存储阵列1110列方向安排的多条字线1116耦接及电性沟通。一位线译码器1118与沿着存储阵列1110行方向安排的多条位线1120耦接及电性沟通，以读取、设置及复位该存储阵列1110的存储单元。地址是由总线1122提供给字线译码器与驱动器1114及位线译码器1118。方块1124中的感测放大器与数据输入结构，包括读取、编程及擦除模式的电压及/或电流源，经由数据总线1126与位线译码器1118耦接。数据由集成电路1100上的输入/输出端口，或者是集成电路1100其他内部/外部的数据源提供给数据输入线1128而输入至方块1124中的数据输入结构。其他电路1140可以包含于集成电路1100之内，例如泛用目的处理器或特殊目的应用电路，或是模块组合以提供由一存储器阵列1110所支持的系统单芯片功能。数据由方块1124中的感测放大器，经由数据输出线1132，提供至集成电路1100上的输入/输出端口，或者至集成电路
1100其他内部/外部的数据目的地。
1100其他内部/外部的数据目的地。
[0134] 在本实施例中所使用的控制器1134是使用了偏压调整状态机构，控制偏压调整供应电压及/或电流源1136的应用，以进行对存储阵列1110与备援阵列的包括例如读取、设置、复位及编程验证电压及/或电流的施加。该控制器1134可利用特殊目的逻辑电路而应用，如熟习该项技艺者所熟知。在替代实施例中，该控制器包括了通用目的处理器，其可使于同一集成电路，以执行一计算机程序而控制装置的操作。在又一实施例中，该控制器1134是由特殊目的逻辑电路与通用目的处理器组合而成。
[0135] 内建自我测试(BIST)电路可以包含于集成电路1100之中，其搭配逻辑来执行一集成电路的测试方法。在此范例集成电路1100之中的内建自我测试(BIST)电路1150执行或支持在图3流程图中所描述的方法及图9替代实施例流程图中所描述的方法。举例而言，此内建自我测试(BIST)电路1150包括辨识存储阵列1110中的修改瑕疵存储单元的地址的逻辑。此内建自我测试(BIST)电路1150也包括对所辨识地址施加修改的偏压条件以修改此瑕疵存储单元的逻辑，且因此使此瑕疵存储单元具有阻挡电流的条件。内建自我测试(BIST)电路1150所包含的逻辑也可以将所辨识存储阵列1110中的修改瑕疵存储单元的地址储存于备援表1180中。此内建自我测试(BIST)电路1150也可以与控制器1134搭配用来执行此处所描述的程序，其可以由例如是自动测试机的一内部处理器所执行，或者是由芯片内控制器1134与一外部处理器搭配所执行。
[0136] 在一实施例中，为了对在所辨识地址上的瑕疵存储单元进行修改，此内建自我测试(BIST)电路1150施加或导致第一修改条件，其导致第一电流脉冲造成相变化材料的一部分转换成较高电阻状态。在第二实施例中，此内建自我测试(BIST)电路1150施加或导致第二修改条件，其导致第二电流脉冲造成存储元件中自底电极延伸至顶电极的相变化材料的一部分转换成较高电阻状态。在第三实施例中，此内建自我测试(BIST)电路1150施加或导致第三修改条件，其导致第三电流脉冲造成此瑕疵存取装置变成电性非导体。
[0137] 此集成电路1100中的存储阵列1110可以包括使用晶体管而不是上述的二极管作为存取装置而包括于具有瑕疵存储单元1110m的存储阵列内。
[0138] 自动测试系统被开发出来以改善集成电路测试的效率。一个典型的自动测试系统具有多个装置测试机、多个装置探针、多个装置处理器以及多个测试接口转接头。一个装置测试机可以与一装置探针互动以测试硅晶圆上的集成电路。一个装置也可以与装置处理器互动以测试已封装的集成电路。图12A是一个范例自动测试系统1210的方块示意图，其中装置测试机1220与一装置探针1240耦接以测试硅晶圆上的集成电路1260。图12B是另一个范例自动测试系统1210的方块示意图，其中装置测试机1220与装置处理器1250耦接以测试已封装的集成电路1270。
[0139] 一范例存储装置在此自动测试系统1210中进行测试，其可以是图11中的包括相变化存储单元的集成电路1110以在晶圆上或是已封装的方式进行。于此存储阵列1110的工艺中，此自动测试系统1210执行图3中或是图9中替代实施例中的流程以阻挡存储阵列中的漏电流。
[0140] 因此，此自动测试系统1210写入测试图案至此存储阵列的预定存储地址中，读回于此预定存储地址中的内容，且比较所读回的内容与预期的结果。此自动测试系统1210可以利用一测试图案产生器写入例如是全零、全一、包抄等测试图案。一个全零的测试图案将逻辑零写入预定存储地址中的所有存储单元。一个全一的测试图案将逻辑一写入预定存储地址中的所有存储单元。一个包抄的测试图案会保持某些存储单元不改变而触发这些存储单元相邻实体地址的存储器。此测试图案产生器可以使用客制的算法产生所需的测试图案。此自动测试系统1210可以使用相同的测试图案重复地于不同程序、电压、或是温度等条件下使用。结果是，此自动测试系统1210于存储阵列1110中辨识出瑕疵存储单元的地址，取分配这些地址到备援行1110c或是备援列1110r的存储单元，使得此存储阵列1110在逻辑上并不具有任何瑕疵存储单元。
[0141] 然而，此存储阵列1110中的这些瑕疵存储单元仍会产生漏电流。所以，此自动测试系统1210施加或导致芯片中的电路施加修改偏压条件以修改所辨识地址的瑕疵存储单元。此修改的偏压条件导致此瑕疵存储单元转换成具有阻挡电流的条件。此自动测试系统1210也可以将所辨识的瑕疵存储单元地址储存于备援表1180中。
[0142] 在一实施例中，此自动测试系统1210施加或导致第一修改条件，其导致第一电流脉冲造成相变化材料的一部分转换成较高电阻状态。在第二实施例中，此自动测试系统1210施加或导致第二修改条件，其导致第二电流脉冲造成存储元件中自底电极延伸至顶电极的相变化材料的一部分转换成较高电阻状态。在第三实施例中，此自动测试系统1210施加或导致第三修改条件，其导致第三电流脉冲造成此瑕疵存取装置变成电性非导体。
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