移位寄存器单元、驱动方法、栅极驱动电路和显示装置
阅读：830发布：2021-06-09
专利汇可以提供移位寄存器单元、驱动方法、栅极驱动电路和显示装置专利检索，专利查询，专利分析的服务。并且本 发明 提供一种移位寄存器单元、驱动方法、栅极驱动 电路 和显示装置，涉及显示技术领域。移位寄存器单元包括移位寄存模 块 和输出模块，所述移位寄存模块在复位 信号 以及第一 时钟信号 的控制下，对 输入信号 进行移位寄存，以生成进位 输出信号 ；移位输出 节点 的 电压 信号与所述进位输出信号反相；输出模块用于根据输出 控制信号 和第二时钟信号生成栅极驱动信号；输出控制信号为所述进位输出信号或所述移位 输出节点 的电压信号。本发明所述的移位寄存器单元、驱动方法、栅极驱动电路和显示装置特性稳定。所述显示装置可以为 有机发光 二极管 显示装置、 液晶 显示装置或 聚合物 发光器件显示装置。，下面是移位寄存器单元、驱动方法、栅极驱动电路和显示装置专利的具体信息内容。
1.一种移位寄存器单元，其特征在于，包括移位寄存模块和输出模块，其中，所述移位寄存模块分别与输入信号端、移位输出节点、进位输出信号端、复位端和第一时钟信号端电连接，用于在所述复位端输入的复位信号以及所述第一时钟信号端输入的第一时钟信号的控制下，对所述输入信号端提供的输入信号进行移位寄存，以生成进位输出信号；
所述移位输出节点的电压信号与所述进位输出信号反相；
所述输出模块用于根据输出控制信号和第二时钟信号端输入的第二时钟信号生成栅极驱动信号；
所述输出控制信号为所述移位输出节点的电压信号;
所述移位寄存器单元还包括输出控制模块；
所述输出控制模块用于在使能端输入的使能信号的控制下，控制所述栅极驱动信号输出端输出第一电压，以使得相应行栅线打开，释放像素电路中残留的电荷；
所述输出模块包括或非门；所述或非门的第一输入端与所述移位输出节点电连接，所述或非门的第二输入端与第二时钟信号端电连接，所述或非门的输出端与所述栅极驱动信号输出端电连接；
所述输出控制模块包括上拉电路和控制电路；
所述上拉电路用于在所述使能信号的控制下，控制所述栅极驱动信号输出端与第一电压端之间连通；
所述控制电路用于在所述使能信号的控制下，控制所述或非门不能输出第二电压信号；
所述或非门包括第十三晶体管、第十四晶体管、第十五晶体管和第十六晶体管；
所述第十三晶体管的控制极与所述或非门的第二输入端电连接，所述第十三晶体管的第一极与第一电压端电连接；
所述第十四晶体管的控制极与所述或非门的第一输入端电连接，所述第十四晶体管的第一极与所述第十三晶体管的第二极电连接，所述第十四晶体管的第二极与所述或非门的输出端电连接；
所述第十五晶体管的控制极与所述或非门的第二输入端电连接，所述第十五晶体管的第一极与所述或非门的输出端电连接，所述第十五晶体管的第二极与所述控制电路的第一端电连接；
所述第十六晶体管的控制极与所述或非门的第一输入端电连接，所述第十六晶体管的第一极与所述或非门的输出端电连接，所述第十六晶体管的第二极与所述控制电路的第一端电连接；
所述控制电路的控制端与所述使能端电连接，所述控制电路的第二端与第二电压端电连接，所述控制电路用于在所述使能信号的控制下，断开所述控制电路的第一端与所述第二电压端之间的连接；
所述第十三晶体管和所述第十四晶体管为p型晶体管，所述第十五晶体管和所述第十六晶体管为n型晶体管。
2.如权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存模块包括第一节点控制电路、移位输出节点控制电路和进位输出电路，其中，
所述第一节点控制电路用于对所述第一时钟信号进行反相，并将反相后的第一时钟信号输出至第一节点；
所述移位输出节点控制电路用于在所述输入信号、所述第一节点的电压信号、所述第一时钟信号、所述复位信号和所述进位输出信号的控制下，控制所述移位输出节点的电压信号；
所述进位输出电路用于对所述移位输出节点的电压信号进行反相，以得到所述进位输出信号。
3.如权利要求2所述的移位寄存器单元，其特征在于，所述第一节点控制电路包括第一反相器；
所述第一反相器的输入端与所述第一时钟信号端电连接，所述第一反相器的输出端与所述第一节点电连接。
4.如权利要求2所述的移位寄存器单元，其特征在于，所述移位输出节点控制电路包括第一三态门、第二三态门和复位子电路，其中，
所述第一三态门的第一控制端与所述第一时钟信号端电连接，所述第一三态门的第二控制端与所述输入信号端电连接，所述第一三态门的第三控制端与所述第一节点电连接，所述第一三态门的输出端与所述移位输出节点电连接；
所述第二三态门的第一控制端与所述第一节点电连接，所述第二三态门的第二控制端与所述进位输出信号端电连接，所述第二三态门的第三控制端与所述第一时钟信号端电连接，所述第二三态门的输出端与所述移位输出节点电连接；
所述复位子电路的控制端与所述复位端电连接，所述复位子电路的第一端与所述移位输出节点电连接，所述复位子电路的第二端与第一电压端电连接，所述复位子电路用于在所述复位信号的控制下，控制所述移位输出节点与所述第一电压端之间连通。
5.如权利要求4所述的移位寄存器单元，其特征在于，所述第一三态门包括第一晶体管、第二晶体管、第三晶体管和第四晶体管；
所述第一晶体管的控制极与所述第一三态门的第一控制端电连接，所述第一晶体管的第一极与第二电压端电连接；
所述第二晶体管的控制极与所述第一三态门的第二控制端电连接，所述第二晶体管的第一极与所述第一晶体管的第二极电连接，所述第二晶体管的第二极与所述第一三态门的输出端电连接；
所述第三晶体管的控制极与所述第一三态门的第二控制端电连接，所述第三晶体管的第一极与所述第一三态门的输出端电连接；
所述第四晶体管的控制极与所述第一三态门的第三控制端电连接，所述第四晶体管的第一极与所述第三晶体管的第二极电连接，所述第四晶体管的第二极与第一电压端电连接；
所述第一晶体管和所述第二晶体管为n型晶体管，所述第三晶体管和所述第四晶体管为p型晶体管。
6.如权利要求4所述的移位寄存器单元，其特征在于，所述第二三态门包括第五晶体管、第六晶体管、第七晶体管和第八晶体管；
所述第五晶体管的控制极与所述第二三态门的第一控制端电连接，所述第五晶体管的第一极与第二电压端电连接；
所述第六晶体管的控制极与所述第二三态门的第二控制端电连接，所述第六晶体管的第一极与所述第五晶体管的第二极电连接，所述第六晶体管的第二极与所述第二三态门的输出端电连接；
所述第七晶体管的控制极与所述第二三态门的第二控制端电连接，所述第七晶体管的第一极与所述第二三态门的输出端电连接；
所述第八晶体管的控制极与所述第二三态门的第三控制端电连接，所述第八晶体管的第一极与所述第七晶体管的第二极电连接，所述第八晶体管的第二极与第一电压端电连接；
所述第五晶体管和所述第六晶体管为n型晶体管，所述第七晶体管和所述第八晶体管为p型晶体管。
7.如权利要求4所述的移位寄存器单元，其特征在于，所述复位子电路包括复位晶体管；
所述复位晶体管的控制极与所述复位端电连接，所述复位晶体管的第一极与所述移位输出节点电连接，所述复位晶体管的第二极与所述第一电压端电连接。
8.如权利要求2所述的移位寄存器单元，其特征在于，所述进位输出电路包括第二反相器；
所述第二反相器的输入端与所述移位输出节点电连接，所述第二反相器的输出端与所述进位输出信号端电连接。
9.如权利要求1至8中任一权利要求所述的移位寄存器单元，其特征在于，还包括输入控制模块；
所述输入控制模块分别与正向扫描控制端、反向扫描控制端、相邻上一级进位输出信号端、相邻下一级进位输出信号端和所述输入信号端电连接，用于在正向扫描控制信号和反向扫描控制信号的控制下，控制所述输入信号端与所述相邻上一级进位输出信号端或所述相邻下一级进位输出信号端之间连通；
所述正向扫描控制端用于提供所述正向扫描控制信号，所述反向扫描控制端用于提供所述反向扫描控制信号。
10.如权利要求9所述的移位寄存器单元，其特征在于，所述输入控制模块包括第一传输门和第二传输门；
所述第一传输门的正相控制端与所述正向扫描控制端电连接，所述第一传输门的反相控制端与所述反向扫描控制端电连接，所述第一传输门的输入端与所述相邻上一级进位输出信号端电连接，所述第一传输门的输出端与所述输入信号端电连接；
所述第二传输门的正相控制端与所述反向扫描控制端电连接，所述第二传输门的反相控制端与所述正向扫描控制端电连接，所述第二传输门的输入端与所述相邻下一级进位输出信号端电连接，所述第二传输门的输出端与所述输入信号端电连接。
11.如权利要求1所述的移位寄存器单元，其特征在于，所述上拉电路包括上拉晶体管；
所述上拉晶体管的控制极与所述使能端电连接，所述上拉晶体管的第一极与第一电压端电连接，所述上拉晶体管的第二极与所述栅极驱动信号输出端电连接。
12.一种驱动方法，应用于如权利要求1至11中任一权利要求所述的移位寄存器单元，其特征在于，所述驱动方法包括：
移位寄存模块在复位信号以及第一时钟信号的控制下，对输入信号进行移位寄存，以生成进位输出信号，并控制移位输出节点的电压信号与所述进位输出信号反相；
输出模块根据输出控制信号和第二时钟信号生成栅极驱动信号；
所述输出控制信号为所述移位输出节点的电压信号；
所述移位寄存器单元还包括输出控制模块；所述驱动方法还包括：
在放电阶段，在使能端输入的使能信号的控制下，所述输出控制模块控制所述栅极驱动信号输出端输出第一电压，以使得相应行栅线打开，释放像素电路中残留的电荷；
所述输出模块包括或非门；所述或非门的第一输入端与所述移位输出节点电连接，所述或非门的第二输入端与第二时钟信号端电连接，所述或非门的输出端与所述栅极驱动信号输出端电连接；
所述输出模块根据输出控制信号和第二时钟信号生成栅极驱动信号步骤包括：在显示阶段，所述或非门根据所述移位输出节点的电压信号和第二时钟信号，生成栅极驱动信号；
所述输出控制模块包括上拉电路和控制电路；所述在放电阶段，在使能端输入的使能信号的控制下，所述输出控制模块控制所述栅极驱动信号输出端输出第一电压步骤包括：
在所述放电阶段，所述控制电路在所述使能信号的控制下，控制所述或非门不能输出第二电压信号，所述上拉电路在所述使能信号的控制下，控制所述栅极驱动信号输出端与第一电压端之间连通，以使得所述栅极驱动信号输出端输出第一电压。
13.如权利要求12所述的驱动方法，其特征在于，所述移位寄存模块包括第一节点控制电路、移位输出节点控制电路和进位输出电路，驱动时间包括依次设置的复位阶段和显示阶段；
所述移位寄存模块在复位信号以及第一时钟信号的控制下，对输入信号进行移位寄存，以生成进位输出信号，并控制移位输出节点的电压信号与所述进位输出信号反相步骤包括：
在复位阶段，所述移位输出节点控制电路在所述复位信号的控制下，控制所述移位输出节点与第一电压端之间连通，以将所述移位输出节点的电位复位为第一电压；
在显示阶段，所述第一节点控制电路对所述第一时钟信号进行反相，并将反相后的第一时钟信号输出至第一节点；所述移位输出节点控制电路在所述输入信号、所述第一节点的电压信号、所述复位信号、所述第一时钟信号和进位输出信号的控制下，控制所述移位输出节点的电压信号；所述进位输出电路对所述移位输出节点的电压信号进行反相，以得到所述进位输出信号。
14.如权利要求12或13所述的驱动方法，其特征在于，所述移位寄存器单元还包括输入控制模块；所述驱动方法还包括：
输入控制模块在正向扫描控制信号和反向扫描控制信号的控制下，控制输入信号端与相邻上一级进位输出信号端或相邻下一级进位输出信号端之间连通。
15.一种栅极驱动电路，其特征在于，包括多级如权利要求1至11中任一权利要求所述的移位寄存器单元。
16.一种显示装置，其特征在于，包括如权利要求15所述的栅极驱动电路。
17.如权利要求16所述的显示装置，其特征在于，所述显示装置包括两个所述栅极驱动电路；所述显示装置还包括N行像素电路；N为正整数；
第一个所述栅极驱动电路用于为所述N行像素电路中的奇数行像素电路提供相应的栅极驱动信号；
第二个所述栅极驱动电路用于为所述N行像素电路中的偶数行像素电路提供相应的栅极驱动信号。
18.如权利要求17所述的显示装置，其特征在于，还包括显示基板；所述N行像素电路设置于所述显示基板上；
第一个所述栅极驱动电路设置于所述显示基板的左侧边，第二个所述栅极驱动电路设置于所述显示基板的右侧边；或者，第一个所述栅极驱动电路设置于所述显示基板的右侧边，第二个所述栅极驱动电路设置于所述显示基板的左侧边。
19.如权利要求16所述的显示装置，其特征在于，所述显示装置包括两个所述栅极驱动电路；所述显示装置还包括显示基板和设置于所述显示基板上的N行像素电路；N为正整数；
第一个所述栅极驱动电路用于为所述N行像素电路提供相应的栅极驱动信号；
第二个所述栅极驱动电路用于为所述N行像素电路提供相应的栅极驱动信号；
第一个所述栅极驱动电路设置于所述显示基板的左侧边，第二个所述栅极驱动电路设置于所述显示基板的右侧边。
移位寄存器单元、驱动方法、栅极驱动电路和显示装置
技术领域
[0001] 本发明涉及显示技术领域，尤其涉及一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置。
背景技术
[0002] 目前众多国内外手机厂商的中高端手机大多采用LTPS（Low Temperature Poly-silicon，低温多晶硅）显示屏，为了节省显示屏的成本，采用的栅极驱动电路一般为N型栅极驱动电路。所述N型栅极驱动电路指的是单纯包括N型晶体管的栅极驱动电路。
[0003] 然而，在OLED（OrganicLight-Emitting Diode，有机发光二极管）显示领域、LCD（Liquid Crystal Display,液晶显示）显示领域和PLED（Polymer Light Emitting Devices，聚合物发光器件）显示领域，随着客户对显示品质与可靠性的要求越来越高，大多手机厂商逐渐提高信赖性测试条件（如HTO（High Temperature Operation，高温操作）、LTO（Low Temperature Operation，低温操作）、热冲击等），单纯的N型栅极驱动电路在这些苛刻的测试条件下，容易发生晶体管的阈值电压的漂移，造成栅极驱动电路输出特性不稳定或失效，严重影响产品的显示品质和用户体验。
发明内容
[0004] 本发明的主要目的在于提供一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置，解决现有的显示装置中的栅极驱动电路容易发生晶体管的阈值电压的漂移，造成栅极驱动电路输出特性不稳定或失效，从而影响显示的问题。
[0005] 为了达到上述目的，本发明提供了一种移位寄存器单元，包括移位寄存模块和输出模块，其中，
[0006] 所述移位寄存模块分别与输入信号端、移位输出节点、进位输出信号端、复位端和第一时钟信号端电连接，用于在所述复位端输入的复位信号以及所述第一时钟信号端输入的第一时钟信号的控制下，对所述输入信号端提供的输入信号进行移位寄存，以生成进位输出信号；所述移位输出节点的电压信号与所述进位输出信号反相；
[0007] 所述输出模块用于根据输出控制信号和第二时钟信号端输入的第二时钟信号生成栅极驱动信号；
[0008] 所述输出控制信号为所述进位输出信号或所述移位输出节点的电压信号。
[0009] 实施时，所述移位寄存模块包括第一节点控制电路、移位输出节点控制电路和进位输出电路，其中，
[0010] 所述第一节点控制电路用于对所述第一时钟信号进行反相，并将反相后的第一时钟信号输出至第一节点；
[0011] 所述移位输出节点控制电路用于在所述输入信号、所述第一节点的电压信号、所述第一时钟信号、所述复位信号和所述进位输出信号的控制下，控制所述移位输出节点的电压信号；
[0012] 所述进位输出电路用于对所述移位输出节点的电压信号进行反相，以得到所述进位输出信号。
[0013] 实施时，所述第一节点控制电路包括第一反相器；
[0014] 所述第一反相器的输入端与所述第一时钟信号端电连接，所述第一反相器的输出端与所述第一节点电连接。
[0015] 实施时，所述移位输出节点控制电路包括第一三态门、第二三态门和复位子电路，其中，
[0016] 所述第一三态门的第一控制端与所述第一时钟信号端电连接，所述第一三态门的第二控制端与所述输入信号端电连接，所述第一三态门的第三控制端与所述第一节点电连接，所述第一三态门的输出端与所述移位输出节点电连接；
[0017] 所述第二三态门的第一控制端与所述第一节点电连接，所述第二三态门的第二控制端与所述进位输出信号端电连接，所述第二三态门的第三控制端与所述第一时钟信号端电连接，所述第二三态门的输出端与所述移位输出节点电连接；
[0018] 所述复位子电路的控制端与所述复位端电连接，所述复位子电路的第一端与所述移位输出节点电连接，所述复位子电路的第二端与第一电压端电连接，所述复位子电路用于在所述复位信号的控制下，控制所述移位输出节点与所述第一电压端之间连通。
[0019] 实施时，所述第一三态门包括第一晶体管、第二晶体管、第三晶体管和第四晶体管；
[0020] 所述第一晶体管的控制极与所述第一三态门的第一控制端电连接，所述第一晶体管的第一极与第二电压端电连接；
[0021] 所述第二晶体管的控制极与所述第一三态门的第二控制端电连接，所述第二晶体管的第一极与所述第一晶体管的第二极电连接，所述第二晶体管的第二极与所述第一三态门的输出端电连接；
[0022] 所述第三晶体管的控制极与所述第一三态门的第二控制端电连接，所述第三晶体管的第一极与所述第一三态门的输出端电连接；
[0023] 所述第四晶体管的控制极与所述第一三态门的第三控制端电连接，所述第四晶体管的第一极与所述第三晶体管的第二极电连接，所述第四晶体管的第二极与第一电压端电连接；
[0024] 所述第一晶体管和所述第二晶体管为n型晶体管，所述第三晶体管和所述第四晶体管为p型晶体管。
[0025] 实施时，所述第二三态门包括第五晶体管、第六晶体管、第七晶体管和第八晶体管；
[0026] 所述第五晶体管的控制极与所述第二三态门的第一控制端电连接，所述第五晶体管的第一极与第二电压端电连接；
[0027] 所述第六晶体管的控制极与所述第二三态门的第二控制端电连接，所述第六晶体管的第一极与所述第五晶体管的第二极电连接，所述第六晶体管的第二极与所述第二三态门的输出端电连接；
[0028] 所述第七晶体管的控制极与所述第二三态门的第二控制端电连接，所述第七晶体管的第一极与所述第二三态门的输出端电连接；
[0029] 所述第八晶体管的控制极与所述第二三态门的第三控制端电连接，所述第八晶体管的第一极与所述第七晶体管的第二极电连接，所述第八晶体管的第二极与第一电压端电连接；
[0030] 所述第五晶体管和所述第六晶体管为n型晶体管，所述第七晶体管和所述第八晶体管为p型晶体管。
[0031] 实施时，所述复位子电路包括复位晶体管；
[0032] 所述复位晶体管的控制极与所述复位端电连接，所述复位晶体管的第一极与所述移位输出节点电连接，所述复位晶体管的第二极与所述第一电压端电连接。
[0033] 实施时，所述进位输出电路包括第二反相器；
[0034] 所述第二反相器的输入端与所述移位输出节点电连接，所述第二反相器的输出端与所述进位输出信号端电连接。
[0035] 实施时，所述输出控制信号为所述进位输出信号；所述输出模块包括与非门和第三反相器；
[0036] 所述与非门的第一输入端与所述进位输出信号端电连接，所述与非门的第二输入端与所述第二时钟信号端电连接；
[0037] 所述第三反相器的输入端与所述与非门的输出端电连接，所述第三反相器的输出端与栅极驱动信号输出端电连接。
[0038] 实施时，所述输出控制信号为所述移位输出节点的电压信号；所述输出模块包括或非门；
[0039] 所述或非门的第一输入端与所述移位输出节点电连接，所述或非门的第二输入端与第二时钟信号端电连接，所述或非门的输出端与所述栅极驱动信号输出端电连接。
[0040] 实施时，本发明所述的移位寄存器单元还包括输入控制模块；
[0041] 所述输入控制模块分别与正向扫描控制端、反向扫描控制端、相邻上一级进位输出信号端、相邻下一级进位输出信号端和所述输入信号端电连接，用于在正向扫描控制信号和反向扫描控制信号的控制下，控制所述输入信号端与所述相邻上一级进位输出信号端或所述相邻下一级进位输出信号端之间连通；
[0042] 所述正向扫描控制端用于提供所述正向扫描控制信号，所述反向扫描控制端用于提供所述反向扫描控制信号。
[0043] 实施时，所述输入控制模块包括第一传输门和第二传输门；
[0044] 所述第一传输门的正相控制端与所述正向扫描控制端电连接，所述第一传输门的反相控制端与所述反向扫描控制端电连接，所述第一传输门的输入端与所述相邻上一级进位输出信号端电连接，所述第一传输门的输出端与所述输入信号端电连接；
[0045] 所述第二传输门的正相控制端与所述反向扫描控制端电连接，所述第二传输门的反相控制端与所述正向扫描控制端电连接，所述第二传输门的输入端与所述相邻下一级进位输出信号端电连接，所述第二传输门的输出端与所述输入信号端电连接。
[0046] 实施时，本发明所述的移位寄存器单元还包括输出控制模块；
[0047] 所述输出控制模块用于在使能端输入的使能信号的控制下，控制所述栅极驱动信号输出端输出第一电压。
[0048] 实施时，当所述输出模块包括与非门和第三反相器时，所述输出控制模块包括下拉电路和控制电路；
[0049] 所述下拉电路用于在所述使能信号的控制下，控制所述第三反相器的输入端与第二电压端之间连通；
[0050] 所述控制电路用于在所述使能信号的控制下，控制所述与非门不能输出第一电压信号。
[0051] 实施时，所述下拉电路包括下拉晶体管；
[0052] 所述下拉晶体管的控制极与所述使能端电连接，所述下拉晶体管的第一极与第二电压端电连接，所述下拉晶体管的第二极与所述第三反相器的输入端电连接。
[0053] 实施时，所述与非门包括第九晶体管、第十晶体管、第十一晶体管和第十二晶体管，其中，
[0054] 所述第九晶体管的控制极与所述与非门的第一输入端电连接，所述第九晶体管的第一极与所述第二电压端电连接；
[0055] 所述第十晶体管的控制极与所述与非门的第二输入端电连接，所述第十晶体管的第一极与所述第九晶体管的第二极电连接，所述第十晶体管的第二极与所述与非门的输出端电连接；
[0056] 所述第十一晶体管的控制极与所述与非门的第一输入端电连接，所述第十一晶体管的第一极与所述与非门的输出端电连接，所述第十一晶体管的第二极与所述控制电路的第一端电连接；
[0057] 所述第十二晶体管的控制极与所述与非门的第二输入端电连接，所述第十二晶体管的第一极与所述与非门的输出端电连接，所述第十二晶体管的第二极与所述控制电路的第一端电连接；
[0058] 所述控制电路的控制端与所述使能端电连接，所述控制电路的第二端与第一电压端电连接，所述控制电路用于在所述使能信号的控制下，断开所述控制电路的第一端与所述第一电压端之间的连接；
[0059] 所述第九晶体管和所述第十晶体管为n型晶体管，所述第十一晶体管和所述第十二晶体管为p型晶体管。
[0060] 实施时，当所述输出模块包括或非门时，所述输出控制模块包括上拉电路和控制电路；
[0061] 所述上拉电路用于在所述使能信号的控制下，控制所述栅极驱动信号输出端与第一电压端之间连通；
[0062] 所述控制电路用于在所述使能信号的控制下，控制所述或非门不能输出第二电压信号。
[0063] 实施时，所述上拉电路包括上拉晶体管；
[0064] 所述上拉晶体管的控制极与所述使能端电连接，所述上拉晶体管的第一极与第一电压端电连接，所述上拉晶体管的第二极与所述栅极驱动信号输出端电连接。
[0065] 实施时，所述或非门包括第十三晶体管、第十四晶体管、第十五晶体管和第十六晶体管；
[0066] 所述第十三晶体管的控制极与所述或非门的第二输入端电连接，所述第十三晶体管的第一极与第一电压端电连接；
[0067] 所述第十四晶体管的控制极与所述或非门的第一输入端电连接，所述第十四晶体管的第一极与所述第十三晶体管的第二极电连接，所述第十四晶体管的第二极与所述或非门的输出端电连接；
[0068] 所述第十五晶体管的控制极与所述或非门的第二输入端电连接，所述第十五晶体管的第一极与所述或非门的输出端电连接，所述第十五晶体管的第二极与所述控制电路的第一端电连接；
[0069] 所述第十六晶体管的控制极与所述或非门的第一输入端电连接，所述第十六晶体管的第一极与所述或非门的输出端电连接，所述第十六晶体管的第二极与所述控制电路的第一端电连接；
[0070] 所述控制电路的控制端与所述使能端电连接，所述控制电路的第二端与第二电压端电连接，所述控制电路用于在所述使能信号的控制下，断开所述控制电路的第一端与所述第二电压端之间的连接；
[0071] 所述第十三晶体管和所述第十四晶体管为p型晶体管，所述第十五晶体管和所述第十六晶体管为n型晶体管。
[0072] 本发明还提供了一种驱动方法，应用于上述的移位寄存器单元，所述驱动方法包括：
[0073] 移位寄存模块在复位信号以及第一时钟信号的控制下，对输入信号进行移位寄存，以生成进位输出信号，并控制移位输出节点的电压信号与所述进位输出信号反相；
[0074] 输出模块根据输出控制信号和第二时钟信号生成栅极驱动信号；
[0075] 所述输出控制信号为所述进位输出信号或所述移位输出节点的电压信号。
[0076] 实施时，所述移位寄存模块包括第一节点控制电路、移位输出节点控制电路和进位输出电路，驱动时间包括依次设置的复位阶段和显示阶段；
[0077] 所述移位寄存模块在复位信号以及第一时钟信号的控制下，对输入信号进行移位寄存，以生成进位输出信号，并控制移位输出节点的电压信号与所述进位输出信号反相步骤包括：
[0078] 在复位阶段，所述移位输出节点控制电路在所述复位信号的控制下，控制所述移位输出节点与第一电压端之间连通，以将所述移位输出节点的电位复位为第一电压；
[0079] 在显示阶段，所述第一节点控制电路对所述第一时钟信号进行反相，并将反相后的第一时钟信号输出至第一节点；所述移位输出节点控制电路在所述输入信号、所述第一节点的电压信号、所述复位信号、所述第一时钟信号和进位输出信号的控制下，控制所述移位输出节点的电压信号；所述进位输出电路对所述移位输出节点的电压信号进行反相，以得到所述进位输出信号。
[0080] 实施时，所述输出控制信号为进位输出信号；所述输出模块包括与非门和第三反相器；所述与非门的第一输入端与所述进位输出信号端电连接，所述与非门的第二输入端与所述第二时钟信号端电连接；所述第三反相器的输入端与所述与非门的输出端电连接，所述第三反相器的输出端与所述栅极驱动信号输出端电连接；
[0081] 所述输出模块根据输出控制信号和第二时钟信号生成栅极驱动信号步骤包括：在显示阶段，
[0082] 所述与非门根据所述进位输出信号和所述第二时钟信号，控制输出至第三反相器的输入端的信号；
[0083] 所述第三反相器对该信号进行反相，得到所述栅极驱动信号。
[0084] 实施时，所述输出控制信号为所述移位输出节点的电压信号；所述输出模块包括或非门；所述或非门的第一输入端与所述移位输出节点电连接，所述或非门的第二输入端与第二时钟信号端电连接，所述或非门的输出端与所述栅极驱动信号输出端电连接；
[0085] 所述输出模块根据输出控制信号和第二时钟信号生成栅极驱动信号步骤包括：在显示阶段，所述或非门根据所述移位输出节点的电压信号和第二时钟信号，生成栅极驱动信号。
[0086] 实施时，所述移位寄存器单元还包括输出控制模块；所述驱动方法还包括：
[0087] 在放电阶段，在使能端输入的使能信号的控制下，所述输出控制模块控制所述栅极驱动信号输出端输出第一电压。
[0088] 实施时，所述输出模块包括与非门和第三反相器，所述输出控制模块包括下拉电路和控制电路；
[0089] 所述在放电阶段，在使能端输入的使能信号的控制下，所述输出控制模块控制所述栅极驱动信号输出端输出第一电压步骤包括：
[0090] 在所述放电阶段，所述控制电路在所述使能信号的控制下，控制所述与非门不能输出第一电压信号，所述下拉电路用于在所述使能信号的控制下，控制所述第三反相器的输入端与第二电压端之间连通，以使得所述栅极驱动信号输出端输出第一电压。
[0091] 实施时，所述输出模块包括或非门，所述输出控制模块包括上拉电路和控制电路；所述在放电阶段，在使能端输入的使能信号的控制下，所述输出控制模块控制所述栅极驱动信号输出端输出第一电压步骤包括：
[0092] 在所述放电阶段，所述控制电路在所述使能信号的控制下，控制所述或非门不能输出第二电压信号，所述上拉电路在所述使能信号的控制下，控制所述栅极驱动信号输出端与第一电压端之间连通，以使得所述栅极驱动信号输出端输出第一电压。
[0093] 实施时，所述移位寄存器单元还包括输入控制模块；所述驱动方法还包括：
[0094] 输入控制模块在正向扫描控制信号和反向扫描控制信号的控制下，控制输入信号端与相邻上一级进位输出信号端或相邻下一级进位输出信号端之间连通。
[0095] 本发明还提供了一种栅极驱动电路，包括多级上述的移位寄存器单元。
[0096] 本发明还提供了一种显示装置，包括上述的栅极驱动电路。
[0098] 第一个所述栅极驱动电路用于为所述N行像素电路中的奇数行像素电路提供相应的栅极驱动信号；
[0099] 第二个所述栅极驱动电路用于为所述N行像素电路中的偶数行像素电路提供相应的栅极驱动信号。
[0100] 实施时，本发明所述的显示装置还包括显示基板；所述N行像素电路设置于所述显示基板上；
[0101] 第一个所述栅极驱动电路设置于所述显示基板的左侧边，第二个所述栅极驱动电路设置于所述显示基板的右侧边；或者，第一个所述栅极驱动电路设置于所述显示基板的右侧边，第二个所述栅极驱动电路设置于所述显示基板的左侧边。
[0102] 实施时，所述显示装置包括两个所述栅极驱动电路；所述显示装置还包括显示基板和设置于所述显示基板上的N行像素电路；N为正整数；
[0103] 第一个所述栅极驱动电路用于为所述N行像素电路提供相应的栅极驱动信号；
[0104] 第二个所述栅极驱动电路用于为所述N行像素电路提供相应的栅极驱动信号；
[0105] 第一个所述栅极驱动电路设置于所述显示基板的左侧边，第二个所述栅极驱动电路设置于所述显示基板的右侧边。
[0106] 与现有技术相比，本发明所述的移位寄存器单元、驱动方法、栅极驱动电路和显示装置在复位信号以及第一时钟信号的控制下，对输入信号进行移位寄存，以生成进位输出信号，并控制所述移位输出节点的电压信号与所述进位输出信号反相；输出模块根据输出控制信号和第二时钟信号生成栅极驱动信号。本发明实施例所述的移位寄存器单元能够方便快速的生成栅极驱动信号，并本发明实施例所述的移位寄存器单元采用CMOS（Complementary Metal Oxide Semiconductor，互补金属氧化物半导体）门电路，因而特性稳定，在高温、高湿等极度苛刻的信赖性测试条件下，由于N型晶体管和P型晶体管特性的互补性，能够有效避免N型晶体管和P型晶体管的阈值电压发生漂移，不会造成晶体管的误开或误关，不会导致移位寄存器单元失效，从而能够使得显示装置中的栅线能够正确打开，不影响显示效果，不会造成显示异常。附图说明
[0107] 图1是本发明实施例所述的移位寄存器单元的结构图；
[0108] 图2是本发明另一实施例所述的移位寄存器单元的结构图；
[0109] 图3是本发明再一实施例所述的移位寄存器单元的结构图；
[0110] 图4是本发明又一实施例所述的移位寄存器单元的结构图；
[0111] 图5是图4中的第一三态门TRI1的电路结构图；
[0112] 图6是图4中的第二三态门TRI2的电路结构图；
[0113] 图7是本发明另一实施例所述的移位寄存器单元的结构图；
[0114] 图8是本发明再一实施例所述的移位寄存器单元的结构图；
[0115] 图9是本发明又一实施例所述的移位寄存器单元的结构图；
[0116] 图10是本发明再一实施例所述的移位寄存器单元的结构图；
[0117] 图11是本发明又一实施例所述的移位寄存器单元的结构图；
[0118] 图12是本发明如图11所示的移位寄存器单元中的与非门的一实施例与控制电路之间的连接关系示意图；
[0119] 图13是本发明再一实施例所述的移位寄存器单元的结构图；
[0120] 图14是本发明如图13所示的移位寄存器单元中的或非门的一实施例与控制电路之间的连接关系示意图；
[0121] 图15是本发明所述的移位寄存器单元的第一具体实施例的电路图；
[0122] 图16是本发明所述的移位寄存器单元的第一具体实施例的工作时序图；
[0123] 图17是本发明所述的移位寄存器单元的第二具体实施例的电路图；
[0124] 图18是本发明所述的移位寄存器单元的第二具体实施例的工作时序图；
[0125] 图19是本发明实施例所述的栅极驱动电路的结构图；
[0126] 图20是本发明所述的显示装置的第一具体实施例的电路图；
[0127] 图21是本发明所述的显示装置的第二具体实施例的电路图。
具体实施方式
[0128] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0131] 在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述控制极可以为栅极，所述第一极可以为漏极，所述第二极可以为源极；或者，所述控制极可以为栅极，所述第一极可以为源极，所述第二极可以为漏极。
[0132] 本发明实施例所述的移位寄存器单元包括移位寄存模块和输出模块，其中，[0133] 所述移位寄存模块分别与输入信号端、移位输出节点、进位输出信号端、复位端和第一时钟信号端电连接，用于在所述复位端输入的复位信号以及所述第一时钟信号端输入的第一时钟信号的控制下，对所述输入信号端提供的输入信号进行移位寄存，以生成进位输出信号；所述移位输出节点的电压信号与所述进位输出信号反相；
[0134] 所述输出模块用于根据输出控制信号和第二时钟信号端输入的第二时钟信号生成栅极驱动信号；
[0135] 所述输出控制信号为所述进位输出信号或所述移位输出节点的电压信号。
[0136] 本发明实施例所述的移位寄存器单元通过所述移位寄存模块在复位信号以及第一时钟信号的控制下，对输入信号进行移位寄存，以生成进位输出信号，并控制所述移位输出节点的电压信号与所述进位输出信号反相；输出模块根据输出控制信号和第二时钟信号生成栅极驱动信号。本发明实施例所述的移位寄存器单元能够方便快速的生成栅极驱动信号，并本发明实施例所述的移位寄存器单元采用CMOS（Complementary Metal Oxide Semiconductor，互补金属氧化物半导体）门电路，因而特性稳定。
[0137] 在本发明实施例中，所述移位寄存器单元并非单纯包括N型晶体管或单纯包括P型晶体管，本发明实施例所述的移位寄存器单元为CMOS电路，可以包括由N型晶体管和P型晶体管组成的门电路，例如可以包括三态门、反相器、或非门、与非门、传输门中的至少一种，本发明实施例所述的移位寄存器单元特性稳定，在高温、高湿等极度苛刻的信赖性测试条件下，由于N型晶体管和P型晶体管特性的互补性，能够有效避免N型晶体管和P型晶体管的阈值电压发生漂移，不会造成晶体管的误开或误关，不会导致移位寄存器单元失效，从而能够使得显示装置中的栅线能够正确打开，不影响显示效果，不会造成显示异常。
[0138] 本发明实施例所述的移位寄存器单元的电路结构简单，采用的晶体管的数量少，栅极驱动信号输出稳定。当本发明实施例所述的移位寄存器单元应用于移动终端（所述移动终端例如可以为手机或平板电脑等）的显示屏时，利于实现窄边框。
[0139] 在相关技术中，显示装置可以包括显示基板，以及，设置于所述显示基板上的多行栅线、多列数据线和多行多列像素单元。本发明实施例所述的移位寄存器单元用于提供栅极驱动信号至显示装置包括的栅线，在显示阶段的相应驱动时间段，所述栅极驱动信号能够控制相应的栅线打开，以写入相应的数据信号至相应的像素单元，以使得所述像素单元能够根据所述数据信号以相应的亮度显示。本发明实施例所述的移位寄存器单元的输出特性稳定，不会影响显示装置的显示品质和用户体验。
[0140] 本发明实施例所述的移位寄存器单元应用于显示装置，所述显示装置可以为OLED（OrganicLight-Emitting Diode，有机发光二极管）显示装置、LCD（Liquid Crystal Display,液晶显示）装置或PLED（Polymer Light Emitting Devices，聚合物发光器件）显示装置。
[0141] 液晶显示装置由于具有功耗小、微型化、轻 薄等优点而得到越来越广泛的应用，例如已应用在手机、平板显示器、车载、电视以及公共显示等各个显示领域。
[0143] 聚合物发光器件（PLED)显示装置易于生产并具有较好成本效益。将喷墨印刷技术应用于制造PLED 显示产品容易实现，并且可以被用于制造大尺寸显示产品。随着高性能聚合物和薄膜制备方法的进步，PLED显示装置被广泛采用。
[0144] 如图1所示，本发明实施例所述的移位寄存器单元包括移位寄存模块11和输出模块12，其中，
[0145] 所述移位寄存模块11分别与输入信号端Input、移位输出节点N2、进位输出信号端STV_N、复位端Reset和第一时钟信号端电连接，用于在所述复位端Reset输入的复位信号以及所述第一时钟信号端输入的第一时钟信号CLK的控制下，对所述输入信号端Input提供的输入信号进行移位寄存，以生成进位输出信号，并通过所述进位输出信号端STV_N输出所述进位输出信号，并控制所述移位输出节点N2的电压信号与所述进位输出信号反相；
[0146] 所述输出模块12分别与栅极驱动信号输出端OUT_N、所述进位输出信号端STV_N和第二时钟信号端电连接，用于根据所述进位输出信号和第二时钟信号端输入的第二时钟信号CLKB生成栅极驱动信号，并通过所述栅极驱动信号输出端OUT_N输出所述栅极驱动信号。
[0147] 在图1所示的实施例中，所述输出控制信号为所述进位输出信号。
[0148] 本发明如图1所示的移位寄存器单元的实施例在工作时，所述移位寄存模块11控制进位输出信号输出端STV_N输出进位输出信号，并控制移位输出节点N2的电压信号与所述进位输出信号反相，所述输出模块12根据所述进位输出信号和第二时钟信号CLKB生成栅极驱动信号。
[0149] 如图2所示，本发明实施例所述的移位寄存器单元包括移位寄存模块11和输出模块12，其中，
[0150] 所述移位寄存模块11分别与输入信号端Input、移位输出节点N2、进位输出信号端STV_N、复位端Reset和第一时钟信号端电连接，用于在所述复位端Reset输入的复位信号以及所述第一时钟信号端输入的第一时钟信号CLK的控制下，对所述输入信号端Input提供的输入信号进行移位寄存，以生成进位输出信号，并通过所述进位输出信号端STV_N输出所述进位输出信号，并控制所述移位输出节点N2的电压信号与所述进位输出信号反相；
[0151] 所述输出模块12分别与栅极驱动信号输出端OUT_N、所述移位输出节点N2和第二时钟信号端电连接，用于根据所述移位输出节点N2的电压信号和第二时钟信号端输入的第二时钟信号CLKB生成栅极驱动信号，并通过所述栅极驱动信号输出端OUT_N输出所述栅极驱动信号。
[0152] 在图2所示的实施例中，所述输出控制信号为所述移位输出节点的电压信号。
[0153] 本发明如图2所示的移位寄存器单元的实施例在工作时，所述移位寄存模块11控制进位输出信号输出端STV_N输出进位输出信号，并控制移位输出节点N2的电压信号与所述进位输出信号反相，所述输出模块12根据所述移位输出节点N2的电压信号和第二时钟信号CLKB生成栅极驱动信号。
[0154] 具体的，所述移位寄存模块可以包括第一节点控制电路、移位输出节点控制电路和进位输出电路，其中，
[0155] 所述第一节点控制电路用于对所述第一时钟信号进行反相，并将反相后的第一时钟信号输出至第一节点；
[0156] 所述移位输出节点控制电路用于在所述输入信号、所述第一节点的电压信号、所述第一时钟信号、所述复位信号和所述进位输出信号的控制下，控制所述移位输出节点的电压信号；
[0157] 所述进位输出电路用于对所述移位输出节点的电压信号进行反相，以得到所述进位输出信号。
[0158] 在具体实施时，所述移位寄存模块可以包括第一节点控制电路、移位输出节点控制电路和进位输出电路，所述第一节点控制电路控制第一节点的电压信号，所述移位输出节点控制电路用于控制所述移位输出节点的电压信号，所述进位输出电路用于根据所述移位输出节点的电压信号得到所述进位输出信号。
[0159] 如图3所示，所述移位寄存模块可以包括第一节点控制电路111、移位输出节点控制电路112和进位输出电路113，其中，
[0160] 所述第一节点控制电路111分别与所述第一时钟信号端和第一节点N1电连接，用于对所述第一时钟信号CLK进行反相，并将反相后的第一时钟信号输出至第一节点N1；
[0161] 所述移位输出节点控制电路112分别与输入信号端Input、所述第一节点N1、所述第一时钟信号端、所述复位端Reset、进位输出信号端STV_N和所述移位输出节点N2电连接，用于在所述输入信号、所述第一节点N1的电压信号、所述第一时钟信号CLK、所述复位信号和所述进位输出信号的控制下，控制所述移位输出节点N2的电压信号；
[0162] 所述进位输出电路113分别与所述移位输出节点N2和所述进位输出信号端STV_N电连接，用于对所述移位输出节点N2的电压信号进行反相，以得到所述进位输出信号，并通过所述进位输出信号端STV_N输出所述进位输出信号。
[0163] 在具体实施时，所述第一节点控制电路111控制第一节点N1的电压信号，所述移位输出节点控制电路112用于控制移位输出节点N2 的电压信号，所述进位输出电路113控制通过进位输出信号端STV_N输出进位输出信号。
[0164] 具体的，所述第一节点控制电路可以包括第一反相器；
[0165] 所述第一反相器的输入端与所述第一时钟信号端电连接，所述第一反相器的输出端与所述第一节点电连接。
[0166] 具体的，所述移位输出节点控制电路可以包括第一三态门、第二三态门和复位子电路，其中，
[0167] 所述第一三态门的第一控制端与所述第一时钟信号端电连接，所述第一三态门的第二控制端与所述输入信号端电连接，所述第一三态门的第三控制端与所述第一节点电连接，所述第一三态门的输出端与所述移位输出节点电连接；
[0168] 所述第二三态门的第一控制端与所述第一节点电连接，所述第二三态门的第二控制端与所述进位输出信号端电连接，所述第二三态门的第三控制端与所述第一时钟信号端电连接，所述第二三态门的输出端与所述移位输出节点电连接；
[0169] 所述复位子电路的控制端与所述复位端电连接，所述复位子电路的第一端与所述移位输出节点电连接，所述复位子电路的第二端与第一电压端电连接，所述复位子电路用于在所述复位信号的控制下，控制所述移位输出节点与所述第一电压端之间连通。
[0170] 在具体实施时，所述第一三态门、所述第二三态门和所述复位子电路控制移位输出节点的电压信号；在设置于显示阶段之前的复位阶段，在复位信号的控制下，所述复位子电路控制所述移位输出节点与所述第一电压端之间连通，以使得所述移位输出节点的电压信号为第一电压信号；在显示阶段，第一三态门在第一时钟信号、输入信号和第一节点的电压信号的控制下，控制移位输出节点的电压信号，第二三态门在第一节点的电压信号、进位输出信号和第一时钟信号的控制下，控制移位输出节点的电压信号。
[0171] 在具体实施时，所述第一电压端可以为高电压端，但不以此为限。
[0172] 如图4所示，在图3所示的移位寄存模块的实施例的基础上，所述第一节点控制电路111可以包括第一反相器NOT1；
[0173] 所述第一反相器NOT1的输入端接入第一时钟信号CLK，所述第一反相器NOT1的输出端与所述第一节点N1电连接；
[0174] 所述移位输出节点控制电路112可以包括第一三态门TRI1、第二三态门TRI2和复位子电路40，其中，
[0175] 所述第一三态门TRI1的第一控制端接入所述第一时钟信号CLK，所述第一三态门TRI1的第二控制端与所述输入信号端Input电连接，所述第一三态门TRI1的第三控制端与所述第一节点N1电连接，所述第一三态门TRI1的输出端与所述移位输出节点N2电连接；
[0176] 所述第二三态门TRI2的第一控制端与所述第一节点N1电连接，所述第二三态门TRI2的第二控制端与所述进位输出信号端STV_N电连接，所述第二三态门TRI2的第三控制端接入所述第一时钟信号CLK，所述第二三态门TRI2的输出端与所述移位输出节点N2电连接；
[0177] 所述复位子电路40的控制端与所述复位端Reset电连接，所述复位子电路40的第一端与所述移位输出节点N2电连接，所述复位子电路40的第二端与高电压端电连接，所述复位子电路40用于在所述复位信号的控制下，控制所述移位输出节点N2与所述高电压端之间连通；
[0178] 所述高电压端用于输入高电压VDD。
[0179] 在具体实施时，所述第一三态门可以包括第一晶体管、第二晶体管、第三晶体管和第四晶体管；
[0180] 所述第一晶体管的控制极与所述第一三态门的第一控制端电连接，所述第一晶体管的第一极与第二电压端电连接；
[0181] 所述第二晶体管的控制极与所述第一三态门的第二控制端电连接，所述第二晶体管的第一极与所述第一晶体管的第二极电连接，所述第二晶体管的第二极与所述第一三态门的输出端电连接；
[0182] 所述第三晶体管的控制极与所述第一三态门的第二控制端电连接，所述第三晶体管的第一极与所述第一三态门的输出端电连接；
[0183] 所述第四晶体管的控制极与所述第一三态门的第三控制端电连接，所述第四晶体管的第一极与所述第三晶体管的第二极电连接，所述第四晶体管的第二极与第一电压端电连接；
[0184] 所述第一晶体管和所述第二晶体管为n型晶体管，所述第三晶体管和所述第四晶体管为p型晶体管。
[0185] 在具体实施时，所述第二三态门可以包括第五晶体管、第六晶体管、第七晶体管和第八晶体管；
[0186] 所述第五晶体管的控制极与所述第二三态门的第一控制端电连接，所述第五晶体管的第一极与第二电压端电连接；
[0187] 所述第六晶体管的控制极与所述第二三态门的第二控制端电连接，所述第六晶体管的第一极与所述第五晶体管的第二极电连接，所述第六晶体管的第二极与所述第二三态门的输出端电连接；
[0188] 所述第七晶体管的控制极与所述第二三态门的第二控制端电连接，所述第七晶体管的第一极与所述第二三态门的输出端电连接；
[0189] 所述第八晶体管的控制极与所述第二三态门的第三控制端电连接，所述第八晶体管的第一极与所述第七晶体管的第二极电连接，所述第八晶体管的第二极与第一电压端电连接；
[0190] 所述第五晶体管和所述第六晶体管为n型晶体管，所述第七晶体管和所述第八晶体管为p型晶体管。
[0191] 在本发明实施例中，所述第二电压端可以为低电压端，所述第一电压端可以为高电压端，但不以此为限。
[0192] 在具体实施时，所述复位子电路可以包括复位晶体管；
[0193] 所述复位晶体管的控制极与所述复位端电连接，所述复位晶体管的第一极与所述移位输出节点电连接，所述复位晶体管的第二极与所述第一电压端电连接。
[0194] 在复位阶段，在复位信号的控制下，复位晶体管导通，以使得移位输出节点与第一电压端之间连通，以将移位输出节点的电位复位为第一电压。
[0195] 如图5所示，图4中的第一三态门TRI1可以包括第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4；
[0196] 所述第一晶体管M1的栅极与所述第一三态门TRI1的第一控制端A1电连接，所述第一晶体管M1的源极与用于输入低电压VSS的低电压端电连接；
[0197] 所述第二晶体管M2的栅极与所述第一三态门TRI1的第二控制端B1电连接，所述第二晶体管M2的源极与所述第一晶体管M1的漏极电连接，所述第二晶体管M2的漏极与所述第一三态门TRI1的输出端D1电连接；
[0198] 所述第三晶体管M3的栅极与所述第一三态门TRI1的第二控制端B1电连接，所述第三晶体管M3的漏极与所述第一三态门TRI1的输出端D1电连接；
[0199] 所述第四晶体管M4的栅极与所述第一三态门TRI1的第三控制端C1电连接，所述第四晶体管M4的漏极与所述第三晶体管M3的源极电连接，所述第四晶体管M4的源极与用于输入高电压VDD的高电压端电连接。
[0200] 在图5所示的第一三态门TRI1的实施例中，M1和M2可以为NTFT（N型薄膜晶体管），M3和M4可以为PTFT（P型薄膜晶体管），但不以此为限。如图5所示的所述第一三态门TRI1在工作时，当B1接入低电平，C1接入低电平时，通过D1输出高电压；
[0201] 当A1和B1接入高电平时，通过D1输出低电压；
[0202] 当A1和B1接入低电平，C1接入高电平时，D1处于高阻抗状态；
[0203] 当A1、B1和C1都接入高电平时，通过D1输出低电压；
[0204] 当A1和C1都接入低电平，B1接入高电平时，D1处于高阻抗状态；
[0205] 当A1和C1都接入高电平，B1接入低电平时，D1处于高阻抗状态；
[0206] 当A1接入低电平，B1和C1都接入高电平时，D1处于高阻抗状态。
[0207] 如图6所示，图4中的第二三态门TRI2可以包括第五晶体管M5、第六晶体管M6、第七晶体管M7和第八晶体管M8；所述第五晶体管M5的栅极与所述第二三态门TRI2的第一控制端A2电连接，所述第五晶体管M5的漏极与用于输入低电压VSS的低电压端电连接；
[0208] 所述第六晶体管M6的栅极与所述第二三态门TRI2的第二控制端B2电连接，所述第六晶体管M6的漏极与所述第五晶体管M5的源极电连接，所述第六晶体管M6的源极与所述第二三态门TRI2的输出端D2电连接；
[0209] 所述第七晶体管M7的栅极与所述第二三态门TRI2的第二控制端B2电连接，所述第七晶体管M7的漏极与所述第二三态门TRI2的输出端D2电连接；
[0210] 所述第八晶体管M8的栅极与所述第二三态门TRI2的第三控制端C2电连接，所述第八晶体管M8的漏极与所述第七晶体管M7的源极电连接，所述第八晶体管M8的源极与用于输入高电压VDD的高电压端电连接。
[0211] 在图6所示的第二三态门TRI2的实施例中，M5和M6可以为NTFT（N型薄膜晶体管），M7和M8可以为PTFT（P型薄膜晶体管），但不以此为限。
[0212] 如图6所示的所述第二三态门TRI2在工作时，当B2接入低电平，C2接入低电平时，通过D2输出高电压；
[0213] 当A2和B2接入高电平时，通过D2输出低电压；
[0214] 当A2和B2接入低电平，C2接入高电平时，D2处于高阻抗状态；
[0215] 当A2、B2和C2都接入高电平时，通过D2输出低电压；
[0216] 当A2和C2都接入低电平，B2接入高电平时，D2处于高阻抗状态；
[0217] 当A2和C2都接入高电平，B2接入低电平时，D2处于高阻抗状态；
[0218] 当A2接入低电平，B2和C2都接入高电平时，D2处于高阻抗状态。
[0219] 具体的，所述进位输出电路可以包括第二反相器；
[0220] 所述第二反相器的输入端与所述移位输出节点电连接，所述第二反相器的输出端与所述进位输出信号端电连接。
[0221] 在具体实施时，所述进位输出电路可以包括第二反相器，第二反相器用于对所述移位输出节点的电压信号进行反相，得到进位输出信号，并通过所述进位输出信号端输出所述进位输出信号。
[0222] 根据一种具体实施方式，所述输出控制信号可以为所述进位输出信号；所述输出模块可以包括与非门和第三反相器；
[0223] 所述与非门的第一输入端与所述进位输出信号端电连接，所述与非门的第二输入端与所述第二时钟信号端电连接；
[0224] 所述第三反相器的输入端与所述与非门的输出端电连接，所述第三反相器的输出端与所述栅极驱动信号输出端电连接。
[0225] 如图7所示，在图1所示的移位寄存器单元的实施例的基础上，所述输出模块12可以包括与非门NAND和第三反相器NOT3；
[0226] 所述与非门NAND的第一输入端与所述进位输出信号端STV_N电连接，所述与非门NAND的第二输入端接入第二时钟信号CLKB；
[0227] 所述第三反相器NOT3的输入端与所述与非门NAND的输出端电连接，所述第三反相器NOT3的输出端与所述栅极驱动信号输出端OUT_N电连接。
[0228] 本发明如图7所示的移位寄存器单元的实施例在工作时，当进位输出信号和CLKB都为高电压信号时，NAND输出低电压信号；
[0229] 当进位输出信号为高电压信号，CLKB为低电压信号时，NAND输出高电压信号；
[0230] 当进位输出信号为低电压信号，CLKB为高电压信号时，NAND输出高电压信号；
[0231] 当进位输出信号和CLKB都为低电压信号时，NAND输出高电压信号；
[0232] 当NAND输出低电压信号时，OUT_N输出高电压信号；
[0233] 当NAND输出高电压信号时，OUT_N输出低电压信号。
[0234] 根据另一种具体实施方式，所述输出控制信号可以为所述移位输出节点的电压信号；所述输出模块可以包括或非门；
[0235] 所述或非门的第一输入端与所述移位输出节点电连接，所述或非门的第二输入端与第二时钟信号端电连接，所述或非门的输出端与所述栅极驱动信号输出端电连接。
[0236] 如图8所示，在图2所示的移位寄存器单元的实施例的基础上，所述输出模块12可以包括或非门NOR；
[0237] 所述或非门NOR的第一输入端与所述移位输出节点N2电连接，所述或非门NOR的第二输入端接入第二时钟信号CLKB，所述或非门NOR的输出端与所述栅极驱动信号输出端OUT_N电连接。
[0238] 本发明如图8所示的移位寄存器单元的实施例在工作时，当N2的电压信号和CLKB都为低电压信号时，NOR输出高电压信号；
[0239] 当N2的电压信号和CLKB都为高电压信号时，NOR输出低电压信号，OUT_N输出低电压信号；
[0240] 当N2的电压信号为低电压信号，所述CLKB为高电压信号时，NOR输出低电压信号；
[0241] 当N2的电压信号为高电压信号，所述CLKB为低电压信号时，NOR输出低电压信号。
[0242] 在优选情况下，本发明实施例所述的移位寄存器单元还可以包括输入控制模块；
[0243] 所述输入控制模块分别与正向扫描控制端、反向扫描控制端、相邻上一级进位输出信号端、相邻下一级进位输出信号端和所述输入信号端电连接，用于在正向扫描控制信号和反向扫描控制信号的控制下，控制所述输入信号端与所述相邻上一级进位输出信号端或所述相邻下一级进位输出信号端之间连通；
[0244] 所述正向扫描控制端用于提供所述正向扫描控制信号，所述反向扫描控制端用于提供所述反向扫描控制信号。
[0245] 本发明实施例所述的移位寄存器单元可以采用输入控制模块控制扫描方向，当需要正向扫描时，在正向扫描控制信号和反向扫描控制信号的控制下，所述输入控制模块控制输入信号端与相邻上一级进位输出信号端之间连通；当需要反向扫描时，在正向扫描控制信号和反向扫描控制信号的控制下，所述输入控制模块控制输入信号端与相邻下一级进位输出信号端之间连通。
[0246] 如图9所示，在图1所示的移位寄存器单元的实施例的基础上，本发明实施例所述的移位寄存器单元还可以包括输入控制模块90；
[0247] 所述输入控制模块90分别与正向扫描控制端CN、反向扫描控制端CNB、相邻上一级进位输出信号端STV_N-1、相邻下一级进位输出信号端STV_N+1和所述输入信号端Input电连接，用于在正向扫描控制信号和反向扫描控制信号的控制下，控制所述输入信号端Input与所述相邻上一级进位输出信号端STV_N-1或所述相邻下一级进位输出信号端STV_N+1之间连通；
[0248] 所述正向扫描控制端CN用于提供所述正向扫描控制信号，所述反向扫描控制端CNB用于提供所述反向扫描控制信号。
[0249] 本发明如图9所示的移位寄存器单元的实施例在工作时，输入控制模块90在CN提供的正向扫描控制信号和CNB提供的反向扫描控制信号的控制下，控制Input与STV_N-1或STV_N+1电连接，以控制正向扫描或反向扫描。
[0250] 如图10所示，在图2所示的移位寄存器单元的实施例的基础上，本发明实施例所述的移位寄存器单元还可以包括输入控制模块90；
[0251] 所述输入控制模块90分别与正向扫描控制端CN、反向扫描控制端CNB、相邻上一级进位输出信号端STV_N-1、相邻下一级进位输出信号端STV_N+1和所述输入信号端Input电连接，用于在正向扫描控制信号和反向扫描控制信号的控制下，控制所述输入信号端Input与所述相邻上一级进位输出信号端STV_N-1或所述相邻下一级进位输出信号端STV_N+1之间连通；
[0252] 所述正向扫描控制端CN用于提供所述正向扫描控制信号，所述反向扫描控制端CNB用于提供所述反向扫描控制信号。
[0253] 本发明如图10所示的移位寄存器单元的实施例在工作时，输入控制模块90在CN提供的正向扫描控制信号和CNB提供的反向扫描控制信号的控制下，控制Input与STV_N-1或STV_N+1电连接，以控制正向扫描或反向扫描。
[0254] 具体的，所述输入控制模块可以包括第一传输门和第二传输门；
[0255] 所述第一传输门的正相控制端与所述正向扫描控制端电连接，所述第一传输门的反相控制端与所述反向扫描控制端电连接，所述第一传输门的输入端与所述相邻上一级进位输出信号端电连接，所述第一传输门的输出端与所述输入信号端电连接；
[0256] 所述第二传输门的正相控制端与所述反向扫描控制端电连接，所述第二传输门的反相控制端与所述正向扫描控制端电连接，所述第二传输门的输入端与所述相邻下一级进位输出信号端电连接，所述第二传输门的输出端与所述输入信号端电连接。
[0257] 当正向扫描控制信号为高电压信号，反向扫描控制信号为低电压信号时，输入信号端与相邻上一级进位输出信号端之间连通；当正向扫描控制信号为低电压信号，反向扫描控制信号为高电压信号时，输入信号端与相邻下一级进位输出信号端之间连通。
[0258] 在具体实施时，所述输入控制模块可以包括第一传输门和第二传输门，当所述第一传输门的正相控制端接入高电压信号，所述第一传输门的反相控制端接入低电压信号时，所述第一传输门的输入端和所述第一传输门的输出端之间连通，当所述第一传输门的正相控制端接入低电压信号，所述第一传输门的反相控制端接入高电压信号时，所述第一传输门的输入端和所述第一传输门的输出端之间不连通；当所述第二传输门的正相控制端接入高电压信号，所述第二传输门的反相控制端接入低电压信号时，所述第二传输门的输入端和所述第二传输门的输出端之间连通，当所述第二传输门的正相控制端接入低电压信号，所述第二传输门的反相控制端接入高电压信号时，所述第二传输门的输入端和所述第二传输门的输出端之间不连通。
[0259] 优选的，本发明实施例所述的移位寄存器单元还包括输出控制模块；
[0260] 所述输出控制模块用于在使能端输入的使能信号的控制下，控制所述栅极驱动信号输出端输出第一电压。
[0261] 在优选情况下，本发明实施例所述的移位寄存器单元还可以包括输出控制模块，在快速放电阶段，在使能信号的控制下，控制栅极驱动信号输出端输出第一电压，以使得相应行栅线打开，释放像素电路中残留的电荷。
[0262] 具体的，当所述输出模块包括与非门和第三反相器时，所述输出控制模块可以包括下拉电路和控制电路；
[0263] 所述下拉电路用于在所述使能信号的控制下，控制所述第三反相器的输入端与第二电压端之间连通；
[0264] 所述控制电路用于在所述使能信号的控制下，控制所述与非门不能输出第一电压信号。
[0265] 在具体实施时，所述输出控制模块可以包括下拉电路和控制电路，下拉电路在使能信号的控制下，控制第三反相器的输入端接入第二电压信号，以使得所述第三反相器输出第一电压信号；并所述控制电路在所述使能信号的控制下，控制与非门不能输出第一电压信号，使得所述第三反相器不能输出第二电压信号，以确保不会误输出。
[0266] 如图11所示，在图7所示的移位寄存器单元的实施例的基础上，本发明实施例所述的移位寄存器单元还包括输出控制模块；所述输出控制模块可以包括下拉电路71和控制电路72；
[0267] 所述下拉电路71分别与使能端EN、第三反相器NOT3的输入端和用于输入低电压VSS的低电压端电连接，用于在EN输入的使能信号的控制下，控制所述第三反相器NOT3的输入端与所述低电压端之间连通；
[0268] 所述控制电路72分别与所述使能端EN和所述与非门NAND电连接，用于在所述使能信号的控制下，控制所述与非门NAND不能输出高电压信号，从而控制所述第三反相器NOT3不能输出低电压信号。
[0269] 在本发明实施例中，第二电压信号可以为低电压信号，第一电压信号可以为高电压信号，但不以此为限。
[0270] 具体的，所述下拉电路包括下拉晶体管；
[0271] 所述下拉晶体管的控制极与所述使能端电连接，所述下拉晶体管的第一极与第二电压端电连接，所述下拉晶体管的第二极与所述第三反相器的输入端电连接。
[0272] 在具体实施时，所述与非门可以包括第九晶体管、第十晶体管、第十一晶体管和第十二晶体管，其中，
[0273] 所述第九晶体管的控制极与所述与非门的第一输入端电连接，所述第九晶体管的第一极与所述第二电压端电连接；
[0274] 所述第十晶体管的控制极与所述与非门的第二输入端电连接，所述第十晶体管的第一极与所述第九晶体管的第二极电连接，所述第十晶体管的第二极与所述与非门的输出端电连接；
[0275] 所述第十一晶体管的控制极与所述与非门的第一输入端电连接，所述第十一晶体管的第一极与所述与非门的输出端电连接，所述第十一晶体管的第二极与所述控制电路的第一端电连接；
[0276] 所述第十二晶体管的控制极与所述与非门的第二输入端电连接，所述第十二晶体管的第一极与所述与非门的输出端电连接，所述第十二晶体管的第二极与所述控制电路的第一端电连接；
[0277] 所述控制电路的控制端与所述使能端电连接，所述控制电路的第二端与第一电压端电连接，所述控制电路用于在所述使能信号的控制下，断开所述控制电路的第一端与所述第一电压端之间的连接；
[0278] 所述第九晶体管和所述第十晶体管为n型晶体管，所述第十一晶体管和所述第十二晶体管为p型晶体管。
[0279] 如图12所示，在本发明如图11所示的移位寄存器单元的实施例中，所述与非门NAND可以包括第九晶体管MA1、第十晶体管MA2、第十一晶体管MA3和第十二晶体管MA4，其中，
[0280] 所述第九晶体管MA1的栅极与所述与非门NAND的第一输入端I1电连接，所述第九晶体管MA1的漏极与低电压端电连接；所述低电压端用于输入低电压VSS；
[0281] 所述第十晶体管MA2的栅极与所述与非门NAND的第二输入端I2电连接，所述第十晶体管MA2的漏极与所述第九晶体管MA1的源极电连接，所述第十晶体管MA2的源极与所述与非门NAND的输出端Out电连接；
[0282] 所述第十一晶体管MA3的栅极与所述与非门NAND的第一输入端I1电连接，所述第十一晶体管MA3的漏极与所述与非门NAND的输出端Out电连接，所述第十一晶体管MA3的源极与所述控制电路72的第一端电连接；
[0283] 所述第十二晶体管MA4的栅极与所述与非门NAND的第二输入端I2电连接，所述第十二晶体管MA4的漏极与所述与非门NAND的输出端Out电连接，所述第十二晶体管MA4的源极与所述控制电路72的第一端电连接；
[0284] 所述控制电路72的控制端与所述使能端EN电连接，所述控制电路72的第二端与高电压端电连接，所述控制电路72用于在所述使能信号的控制下，断开所述控制电路72的第一端与所述高电压端之间的连接；所述高电压端用于输入高电压VDD；
[0285] 所述第九晶体管和所述第十晶体管可以为NTFT（N型薄膜晶体管），所述第十一晶体管和所述第十二晶体管可以为PTFT（P型薄膜晶体管），但不以此为限。
[0286] 本发明如图12所示的移位寄存器单元的实施例在工作时，在快速放电阶段，在EN输入的使能信号的控制下，所述控制电路72控制其第一端与所述高电压端之间不连通，也即MA3的源极与所述高电压端之间不连通，MA4的源极与所述高电压端之间也不连通，从而使得所述与非门NAND不能输出高电压VDD。
[0287] 本发明如图12所示的移位寄存器单元的实施例在工作时，在显示阶段，在所述使能信号的控制下，下拉电路71控制断开所述第三反相器NOT3的输入端与低电压端之间的连接，控制电路72控制其第一端与所述高电压端之间连通，以使得与非门NAND能够输出高电压VDD。
[0288] 在具体实施时，所述控制电路72可以包括控制晶体管；
[0289] 所述控制晶体管的控制极为所述控制电路72的控制端，所述控制晶体管的第一极为所述控制电路72的第一端，所述控制晶体管的第二极为所述控制电路72的第二端。
[0290] 具体的，当所述输出模块包括或非门时，所述输出控制模块可以包括上拉电路和控制电路；
[0291] 所述上拉电路用于在所述使能信号的控制下，控制所述栅极驱动信号输出端与第一电压端之间连通；
[0292] 所述控制电路用于在所述使能信号的控制下，控制所述或非门不能输出第二电压信号。
[0293] 在具体实施时，当所述输出模块包括或非门时，所述输出控制模块可以包括上拉电路和控制电路，在快速放电阶段，在使能信号的控制下，所述上拉电路控制栅极驱动信号输出端输出第一电压信号，所述控制电路控制所述或非门不能输出第二电压信号，以确保不会误输出。
[0294] 在本发明实施例中，第二电压信号可以为低电压信号，第一电压信号可以为高电压信号，但不以此为限。
[0295] 如图13所示，在图8所示的移位寄存器单元的实施例的基础上，本发明实施例所述的移位寄存器单元还包括输出控制模块；所述输出控制模块包括上拉电路70和控制电路72；
[0296] 所述上拉电路70分别与使能端EN、栅极驱动信号输出端OUT_N和高电压端电连接，用于在所述使能信号的控制下，控制所述栅极驱动信号输出端OUT_N与所述高电压端之间连通，以控制OUT_N输出高电压信号；所述高电压端用于输入高电压VDD；
[0297] 所述控制电路72分别与所述使能端EN和所述或非门NOR电连接，用于在所述使能信号的控制下，控制所述或非门NOR不能输出低电压信号。
[0298] 具体的，所述上拉电路可以包括上拉晶体管；
[0299] 所述上拉晶体管的控制极与所述使能端电连接，所述上拉晶体管的第一极与第一电压端电连接，所述上拉晶体管的第二极与所述栅极驱动信号输出端电连接。
[0300] 在具体实施时，所述或非门可以包括第十三晶体管、第十四晶体管、第十五晶体管和第十六晶体管；
[0301] 所述第十三晶体管的控制极与所述或非门的第二输入端电连接，所述第十三晶体管的第一极与第一电压端电连接；
[0302] 所述第十四晶体管的控制极与所述或非门的第一输入端电连接，所述第十四晶体管的第一极与所述第十三晶体管的第二极电连接，所述第十四晶体管的第二极与所述或非门的输出端电连接；
[0303] 所述第十五晶体管的控制极与所述或非门的第二输入端电连接，所述第十五晶体管的第一极与所述或非门的输出端电连接，所述第十五晶体管的第二极与所述控制电路的第一端电连接；
[0304] 所述第十六晶体管的控制极与所述或非门的第一输入端电连接，所述第十六晶体管的第一极与所述或非门的输出端电连接，所述第十六晶体管的第二极与所述控制电路的第一端电连接；
[0305] 所述控制电路的控制端与所述使能端电连接，所述控制电路的第二端与第二电压端电连接，所述控制电路用于在所述使能信号的控制下，断开所述控制电路的第一端与所述第二电压端之间的连接；
[0306] 所述第十三晶体管和所述第十四晶体管为p型晶体管，所述第十五晶体管和所述第十六晶体管为n型晶体管。
[0307] 在具体实施时，所述控制电路72可以包括控制晶体管；
[0308] 所述控制晶体管的控制极为所述控制电路72的控制端，所述控制晶体管的第一极为所述控制电路72的第一端，所述控制晶体管的第二极为所述控制电路72的第二端。
[0309] 如图14所示，在图13所示的移位寄存器单元的实施例中，所述或非门NOR可以包括第十三晶体管MR1、第十四晶体管MR2、第十五晶体管MR3和第十六晶体管MR4；
[0310] 所述第十三晶体管MR1的栅极与所述或非门NOR的第二输入端F2电连接，所述第十三晶体管MR1的源极与高电压端电连接；所述高电压端用于输入高电压VDD；
[0311] 所述第十四晶体管MR2的栅极与所述或非门NOR的第一输入端F1电连接，所述第十四晶体管MR2的源极与所述第十三晶体管MR1的漏极电连接，所述第十四晶体管MR2的漏极与所述或非门NOR的输出端M电连接；
[0312] 所述第十五晶体管MR3的栅极与所述或非门NOR的第二输入端F2电连接，所述第十五晶体管MR3的漏极与所述或非门NOR的输出端M电连接，所述第十五晶体管MR3的源极与所述控制电路72的第一端电连接；
[0313] 所述第十六晶体管MR4的栅极与所述或非门NOR的第一输入端F1电连接，所述第十六晶体管MR4的漏极与所述或非门NOR的输出端电连接，所述第十六晶体管MR4的源极与所述控制电路72的第一端电连接；
[0314] 所述控制电路72的控制端与所述使能端EN电连接，所述控制电路72的第二端与低电压端电连接，所述控制电路72用于在所述使能信号的控制下，断开所述控制电路72的第一端与所述低电压端之间的连接；所述低电压端用于输入低电压VSS；
[0315] 所述第十三晶体管MR1和所述第十四晶体管MR2可以为PTFT（P型薄膜晶体管），所述第十五晶体管MR3和所述第十六晶体管MR4可以为NTFT（N型薄膜晶体管），但不以此为限。
[0316] 本发明如图14所示的移位寄存器单元的实施例在工作时，在快速放电阶段，在EN输入的使能信号的控制下，所述控制电路72控制其第一端与所述低电压端之间不连通，也即MR3的源极与所述低电压端之间不连通，MR4的源极与所述低电压端之间也不连通，从而使得所述或非门NOR不能输出低电压VSS。
[0317] 本发明如图14所示的移位寄存器单元的实施例在工作时，在显示阶段，在所述使能信号的控制下，上拉电路70控制断开所述或非门NOR的输出端与高电压端之间的连接，控制电路72控制其第一端与所述低电压端之间连通，以使得或非门NOR能够输出低电压VSS。
[0318] 下面通过两个具体实施例来说明本发明所述的移位寄存器单元。
[0319] 如图15所示，本发明所述的移位寄存器单元的第一具体实施例包括移位寄存模块、输出模块12、输入控制模块90和输出控制模块；
[0320] 所述移位寄存模块包括第一节点控制电路111、移位输出节点控制电路112和进位输出电路113，其中，
[0321] 所述第一节点控制电路111包括第一反相器NOT1；
[0322] 所述第一反相器NOT1的输入端接入第一时钟信号CLK，所述第一反相器NOT1的输出端与所述第一节点N1电连接。
[0323] 所述移位输出节点控制电路112包括第一三态门TRI1、第二三态门TRI2和复位子电路，其中，
[0324] 所述第一三态门TRI1的第一控制端接入所述第一时钟信号CLK，所述第一三态门TRI1的第二控制端与所述输入信号端Input电连接，所述第一三态门TRI1的第三控制端与所述第一节点N1电连接，所述第一三态门TRI1的输出端与所述移位输出节点N2电连接；
[0325] 所述第二三态门TRI2的第一控制端与所述第一节点N1电连接，所述第二三态门TRI2的第二控制端与所述进位输出信号端STV_N电连接，所述第二三态门TRI2的第三控制端接入所述第一时钟信号CLK，所述第二三态门TRI2的输出端与所述移位输出节点N2电连接；
[0326] 所述复位子电路包括复位晶体管NTFT9；
[0327] 所述复位晶体管NTFT9的栅极与所述复位端Reset电连接，所述复位晶体管NTFT9的漏极与所述移位输出节点N2电连接，所述复位晶体管NTFT9的源极与高电压端电连接；所述高电压端用于输入高电压VDD；
[0328] 所述进位输出电路113包括第二反相器NOT2；
[0329] 所述第二反相器NOT2的输入端与所述移位输出节点N2电连接，所述第二反相器的输出端NOT2与所述进位输出信号端STV_N电连接；
[0330] 所述输出模块12包括与非门NAND和第三反相器NOT3；
[0331] 所述与非门NAND的第一输入端与所述进位输出信号端STV_N电连接，所述与非门NAND的第二输入端接入第二时钟信号CLKB；
[0332] 所述第三反相器NOT3的输入端与所述与非门NAND的输出端电连接，所述第三反相器NOT3的输出端与所述栅极驱动信号输出端OUT_N电连接；
[0333] 所述输入控制模块90包括第一传输门TG1和第二传输门TG2；
[0334] 所述第一传输门TG1的正相控制端与所述正向扫描控制端CN电连接，所述第一传输门TG1的反相控制端与所述反向扫描控制端CNB电连接，所述第一传输门TG1的输入端与所述相邻上一级进位输出信号端STV_N-1电连接，所述第一传输门TG1的输出端与所述输入信号端Input电连接；
[0335] 所述第二传输门TG2的正相控制端与所述反向扫描控制端CNB电连接，所述第二传输门TG2的反相控制端与所述正向扫描控制端CN电连接，所述第二传输门TG2的输入端与所述相邻下一级进位输出信号端STV_N+1电连接，所述第二传输门TG2的输出端与所述输入信号端Input电连接；
[0336] 所述输出控制模块包括下拉电路71和控制电路72；
[0337] 所述下拉电路71包括下拉晶体管NTFT4；所述控制电路72包括控制晶体管PTFT0；
[0338] 所述下拉晶体管NTFT4的栅极与使能端EN电连接，所述下拉晶体管NTFT4的漏极与低电压端电连接，所述下拉晶体管NTFT4的源极与所述第三反相器NOT3的输入端电连接；所述低电压端用于输入低电压VSS；
[0339] 所述控制晶体管PTFT0的栅极与所述使能端EN电连接，所述控制晶体管PTFT0的源极与所述与非门NAND的高电压输入端电连接，所述控制晶体管PTFT0的漏极与高电压端电连接；所述高电压端与用于输入高电压VDD。
[0340] 在图15中，第三节点N3为与STV_N电连接的节点，第四节点N4为与NOT3的输入端电连接的节点。
[0341] 在本发明所述的移位寄存器单元的第一具体实施例中，所述输出控制信号为所述进位输出信号。
[0342] 在本发明所述的移位寄存器单元的第一具体实施例中，NTFT9和NTFT4为n型薄膜晶体管，PTFT0为p型薄膜晶体管，但不以此为限。
[0343] 本发明所述的移位寄存器单元的第一具体实施例在工作时，在设置于显示阶段之前的复位阶段，Reset输入的复位信号为高电压信号，以控制NTFT9导通，以将移位输出节点N2的电压信号复位为高电压信号；并在显示阶段，Reset输入的复位信号为低电压信号，以控制NTFT9关断；
[0344] 本发明所述的移位寄存器单元的第一具体实施例在工作时，在快速放电阶段，EN输入的使能信号为高电压信号，NTFT4导通，PTFT0截止，以使得NOT3的输入端接入VSS，并NAND的高电压输入端不能接入高电压VDD，从而NAND不能输出高电平，使得NOT3输出高电平，也即OUT_N输出高电平，以控制相应行栅线打开，从而释放相应的像素电路中残留的电荷；在显示阶段，EN输入的使能信号为低电压信号，NTFT4截止，PTFT0导通，以使得NAND能够输出高电平。
[0345] 如图16所示，本发明所述的移位寄存器单元的第一具体实施例在工作时，以正向扫描为例，此时CN输入高电平，CNB输入低电平，TG1控制Input与STV_N-1之间连通；
[0346] 在显示阶段，
[0347] 在第一输入时间段ti1，STV_N-1输入高电平，CLK为低电平，CLKB为高电平，N1的电位为高电平，N2寄存了复位阶段的高电平，STV_N输出低电平，TRI2输出高电平，NAND输出高电平，OUT_N输出低电平；
[0348] 在第二输入时间段ti2，STV_N-1输入高电平，CLK为高电平，CLKB为低电平，N1的电位为低电平，TRI1输出低电平，N2的电位为低电平，STV_N输出高电平，TRI2不输出（也即TRI2的输出端处于高阻抗状态），NAND输出高电平，OUT_N输出低电平；
[0349] 在输出时间段to，STV_N-1输入低电平，CLK为低电平，CLKB为高电平，N1的电位为高电平，TRI1不输出（也即TRI1的输出端处于高阻抗状态），N2寄存了上一时间段的低电平，STV_N输出高电平，TRI2输出低电平，NAND输出低电平，OUT_N输出高电平；
[0350] 在第一输出截止时间段tc1，STV_N-1输入高电平，CLK为高电平，CLKB为低电平，TRI1输出高电平，N2的电位为高电平，STV_N输出低电平，TRI2不输出，NAND输出高电平，OUT_N输出低电平；
[0351] 在第二输出截止时间段tc2，STV_N-1输入高电平，CLK为低电平，CLKB为高电平，TRI1不输出，N2寄存了上一时间段的高电平，STV_N输出低电平，TRI2输出高电平，NAND输出高电平，OUT_N输出低电平。
[0352] 在本发明所述的移位寄存器单元的第一具体实施例中，NTFT9可以被替换为p型薄膜晶体管，NTFT4也可以被替换为p型薄膜晶体管，PTFT0可以被替换为n型薄膜晶体管，仅需相应改变各晶体管的栅极的电位即可控制如上晶体管导通或截止。
[0353] 如图17所示，本发明所述的移位寄存器单元的第二具体实施例包括移位寄存模块、输出模块12、输入控制模块90和输出控制模块；
[0354] 所述移位寄存模块包括第一节点控制电路111、移位输出节点控制电路112和进位输出电路113，其中，
[0355] 所述第一节点控制电路111包括第一反相器NOT1；
[0356] 所述第一反相器NOT1的输入端接入第一时钟信号CLK，所述第一反相器NOT1的输出端与所述第一节点N1电连接。
[0357] 所述移位输出节点控制电路112包括第一三态门TRI1、第二三态门TRI2和复位子电路，其中，
[0358] 所述第一三态门TRI1的第一控制端接入所述第一时钟信号CLK，所述第一三态门TRI1的第二控制端与所述输入信号端Input电连接，所述第一三态门TRI1的第三控制端与所述第一节点N1电连接，所述第一三态门TRI1的输出端与所述移位输出节点N2电连接；
[0359] 所述第二三态门TRI2的第一控制端与所述第一节点N1电连接，所述第二三态门TRI2的第二控制端与所述进位输出信号端STV_N电连接，所述第二三态门TRI2的第三控制端接入所述第一时钟信号CLK，所述第二三态门TRI2的输出端与所述移位输出节点N2电连接；
[0360] 所述复位子电路包括复位晶体管NTFT9；
[0361] 所述复位晶体管NTFT9的栅极与所述复位端Reset电连接，所述复位晶体管NTFT9的漏极与所述移位输出节点N2电连接，所述复位晶体管NTFT9的源极与高电压端电连接；所述高电压端用于输入高电压VDD；
[0362] 所述进位输出电路113包括第二反相器NOT2；
[0363] 所述第二反相器NOT2的输入端与所述移位输出节点N2电连接，所述第二反相器的输出端NOT2与所述进位输出信号端STV_N电连接；
[0364] 所述输出模块12包括或非门NOR；
[0365] 所述或非门NOR的第一输入端与所述移位输出节点N2电连接，所述或非门NOR的第二输入端接入第二时钟信号CLKB，所述或非门NOR的输出端与所述栅极驱动信号输出端OUT_N电连接；
[0366] 所述输入控制模块90包括第一传输门TG1和第二传输门TG2；
[0367] 所述第一传输门TG1的正相控制端与所述正向扫描控制端CN电连接，所述第一传输门TG1的反相控制端与所述反向扫描控制端CNB电连接，所述第一传输门TG1的输入端与所述相邻上一级进位输出信号端STV_N-1电连接，所述第一传输门TG1的输出端与所述输入信号端Input电连接；
[0368] 所述第二传输门TG2的正相控制端与所述反向扫描控制端CNB电连接，所述第二传输门TG2的反相控制端与所述正向扫描控制端CN电连接，所述第二传输门TG2的输入端与所述相邻下一级进位输出信号端STV_N+1电连接，所述第二传输门TG2的输出端与所述输入信号端Input电连接；
[0369] 所述输出控制模块包括上拉电路70和控制电路72；
[0370] 所述上拉电路70包括上拉晶体管NTFT0；所述控制电路72包括控制晶体管PTFT0；
[0371] 所述上拉晶体管NTFT0的栅极与使能端EN电连接，所述上拉晶体管NTFT0的漏极与高电压端电连接，所述上拉晶体管NTFT0的源极与所述或非门NOR的输出端电连接；所述高电压端用于输入高电压VDD；
[0372] 所述控制晶体管PTFT0的栅极与所述使能端EN电连接，所述控制晶体管PTFT0的源极与所述或非门NOR的低电压输入端电连接，所述控制晶体管PTFT0的漏极与低电压端电连接；所述低电压端与用于输入低电压VSS。
[0373] 在本发明所述的移位寄存器单元的第二具体实施例中，所述输出控制信号为所述移位输出节点N2的电压信号。
[0374] 在本发明所述的移位寄存器单元的第二具体实施例中，NTFT9和NTFT0为n型薄膜晶体管，PTFT0为p型薄膜晶体管，但不以此为限。
[0375] 本发明所述的移位寄存器单元的第二具体实施例在工作时，在设置于显示阶段之前的复位阶段，Reset输入的复位信号为高电压信号，以控制NTFT9导通，以将移位输出节点N2的电压信号复位为高电压信号；并在显示阶段，Reset输入的复位信号为低电压信号，以控制NTFT9关断；
[0376] 本发明所述的移位寄存器单元的第二具体实施例在工作时，在快速放电阶段，EN输入的使能信号为高电压信号，NTFT0导通，PTFT0截止，以使得OUT_N接入VDD，并NOR的低电压输入端不能接入低电压VSS，从而NOR不能输出低电平，使得OUT_N输出高电平，以控制相应行栅线打开，从而释放相应的像素电路中残留的电荷；在显示阶段，EN输入的使能信号为低电压信号，NTFT0截止，PTFT0导通，以使得NAND能够输出高电平。
[0377] 如图18所示，本发明所述的移位寄存器单元的第二具体实施例在工作时，以正向扫描为例，此时CN输入高电平，CNB输入低电平，TG1控制Input与STV_N-1之间连通；
[0378] 在显示阶段，
[0379] 在输入时间段ti，STV_N-1输入高电平，CLK为低电平，CLKB为高电平，TRI1不输出，N2寄存复位阶段的高电平，TIR2输出高电平，STV_N输出低电平，NOR输出低电平，也即OUT_N输出低电平；
[0380] 在输出时间段to，STV_N-1输入高电平，CLK为高电平，CLKB为低电平，TRI1输出低电平，即N2的电位为低电平，STV_N输出高电平，TRI2不输出，NOR输出高电平，也即OUT_N输出高电平；
[0381] 在第一输出截止时间段tc1，STV_N-1输出低电平，CLK为低电平，CLKB为高电平，TIR1不输出，N2寄存了上一时间段的低电平，STV_N输出高电平，TRI2输出低电平，NOR输出低电平，OUT_N输出低电平；
[0382] 在第二输出截止时间段tc2，STV_N-1输出低电平，CLK为高电平，CLKB为低电平，TRI1输出高电平，N2的电位为高电平，STV_N输出低电平，TRI2不输出，NOR输出低电平，OUT_N输出低电平；
[0383] 在第三输出截止时间段tc3，STV_N-1输出低电平，CLK为低电平，CLKB为高电平，N2寄存了上一时间段的高电平，STV_N输出低电平，TRI2输出高电平，NOR输出低电平，OUT_N输出低电平。
[0384] 在本发明所述的移位寄存器单元的第二具体实施例中，NTFT9可以被替换为p型薄膜晶体管，NTFT0也可以被替换为p型薄膜晶体管，PTFT0可以被替换为n型薄膜晶体管，仅需相应改变各晶体管的栅极的电位即可控制如上晶体管导通或截止。
[0385] 与本发明所述的移位寄存器单元的第一具体实施例相比，本发明所述的移位寄存器单元的第二具体实施例少采用一个反相器，减少了采用的晶体管的数量，进一步缩小了显示面板边框的尺寸，利于实现窄边框。
[0386] 本发明实施例所述的驱动方法，应用于上述的移位寄存器单元，所述驱动方法包括：
[0387] 移位寄存模块在复位信号以及第一时钟信号的控制下，对输入信号进行移位寄存，以生成进位输出信号，并控制移位输出节点的电压信号与所述进位输出信号反相；
[0388] 输出模块根据输出控制信号和第二时钟信号生成栅极驱动信号；
[0389] 所述输出控制信号为所述进位输出信号或所述移位输出节点的电压信号。
[0390] 在本发明实施例所述的驱动方法中，所述移位寄存模块在复位信号以及第一时钟信号的控制下，对输入信号进行移位寄存，以生成进位输出信号，并控制所述移位输出节点的电压信号与所述进位输出信号反相；输出模块根据输出控制信号和第二时钟信号生成栅极驱动信号，以使得移位寄存器单元能够方便快速的生成栅极驱动信号。
[0391] 根据一种具体实施方式，所述移位寄存模块可以包括第一节点控制电路、移位输出节点控制电路和进位输出电路，驱动时间包括依次设置的复位阶段和显示阶段；
[0392] 所述移位寄存模块在复位信号以及第一时钟信号的控制下，对输入信号进行移位寄存，以生成进位输出信号，并控制移位输出节点的电压信号与所述进位输出信号反相步骤可以包括：
[0393] 在复位阶段，所述移位输出节点控制电路在所述复位信号的控制下，控制所述移位输出节点与第一电压端之间连通，以将所述移位输出节点的电位复位为第一电压；
[0394] 在显示阶段，所述第一节点控制电路对所述第一时钟信号进行反相，并将反相后的第一时钟信号输出至第一节点；所述移位输出节点控制电路在所述输入信号、所述第一节点的电压信号、所述复位信号、所述第一时钟信号和进位输出信号的控制下，控制所述移位输出节点的电压信号；所述进位输出电路对所述移位输出节点的电压信号进行反相，以得到所述进位输出信号。
[0395] 在具体实施时，在设置于显示阶段之前的复位阶段，移位输出节点控制电路在复位端输入的复位信号的控制下，控制将移位输出节点的电位复位为第一电压，以避免移位输出节点处于浮空状态而导致在显示阶段开始的时候进位输出信号无输出。
[0396] 在优选情况下，本发明实施例所述的移位寄存器单元还可以包括输出控制模块；本发明实施例所述的驱动方法还可以包括：
[0397] 在放电阶段，在使能端输入的使能信号的控制下，所述输出控制模块控制所述栅极驱动信号输出端输出第一电压，以控制相应行栅线打开，释放相应行像素电路中残留的电荷。
[0398] 根据一种具体实施方式，所述输出控制信号可以为进位输出信号；所述输出模块可以包括与非门和第三反相器；所述与非门的第一输入端与所述进位输出信号端电连接，所述与非门的第二输入端与所述第二时钟信号端电连接；所述第三反相器的输入端与所述与非门的输出端电连接，所述第三反相器的输出端与所述栅极驱动信号输出端电连接；
[0399] 所述输出模块根据输出控制信号和第二时钟信号生成栅极驱动信号步骤可以包括：在显示阶段，
[0400] 所述与非门根据所述进位输出信号和所述第二时钟信号，控制输出至第三反相器的输入端的信号；
[0401] 所述第三反相器对该信号进行反相，得到所述栅极驱动信号，并通过所述栅极驱动信号输出端输出所述栅极驱动信号。
[0402] 在本发明实施例中，所述输出控制信号可以为进位输出信号，所述输出模块可以包括与非门和第三反相器，当所述进位输出信号和所述第二时钟信号都为高电平时，所述与非门通过输出低电平；当所述进位输出信号和/或所述第二时钟信号为低电平时，所述与非门输出高电平；所述与非门输出的信号经过第三反相器反相后得到栅极驱动信号。
[0403] 具体的，当所述输出模块包括与非门和第三反相器时，所述输出控制模块可以包括下拉电路和控制电路；
[0404] 所述在放电阶段，在使能端输入的使能信号的控制下，所述输出控制模块控制所述栅极驱动信号输出端输出第一电压步骤可以包括：
[0405] 在所述放电阶段，所述控制电路在所述使能信号的控制下，控制所述与非门不能输出第一电压信号，所述下拉电路用于在所述使能信号的控制下，控制所述第三反相器的输入端与第二电压端之间连通，以使得所述栅极驱动信号输出端输出第一电压。
[0406] 在具体实施时，所述第二电压端可以为低电压端，所述第一电压可以为高电压，但不以此为限。
[0407] 在具体实施时，当所述输出模块包括与非门和第三反相器时，所述输出控制模块可以包括下拉电路和控制电路，在放电阶段，控制电路控制与非门不能输出第一电压信号，仅能输出第二电压信号，并控制第三反相器的输入端与第二电压端之间连通，以确保所述栅极驱动信号输出端输出第一电压，从而控制相应行栅线打开。
[0408] 根据另一种具体实施方式，所述输出控制信号可以为所述移位输出节点的电压信号；所述输出模块包括或非门；所述或非门的第一输入端与所述移位输出节点电连接，所述或非门的第二输入端与第二时钟信号端电连接，所述或非门的输出端与所述栅极驱动信号输出端电连接；
[0409] 所述输出模块根据输出控制信号和第二时钟信号生成栅极驱动信号步骤可以包括：在显示阶段，所述或非门根据所述移位输出节点的电压信号和第二时钟信号，生成栅极驱动信号，并通过所述栅极驱动信号输出端输出所述栅极驱动信号。
[0410] 在本发明实施例中，所述输出控制信号可以为所述移位输出节点的电压信号，所述输出模块可以包括或非门，当所述移位输出节点的电压信号和/或所述第二时钟信号为高电平时，所述或非门输出低电平，也即栅极驱动信号输出端输出低电平；当所述移位输出节点的电压信号和所述第二时钟信号都为低电平时，所述或非门输出高电平，也即所述栅极驱动信号输出端输出高电平。
[0411] 具体的，当所述输出模块包括或非门时，所述输出控制模块可以包括上拉电路和控制电路；所述在放电阶段，在使能端输入的使能信号的控制下，所述输出控制模块控制所述栅极驱动信号输出端输出第一电压步骤可以包括：
[0412] 在所述放电阶段，所述控制电路在所述使能信号的控制下，控制所述或非门不能输出第二电压信号，所述上拉电路在所述使能信号的控制下，控制所述栅极驱动信号输出端与第一电压端之间连通，以使得所述栅极驱动信号输出端输出第一电压。
[0413] 优选的，本发明实施例所述的移位寄存器单元还可以包括输入控制模块；所述驱动方法还可以包括：输入控制模块在正向扫描控制信号和反向扫描控制信号的控制下，控制所述输入信号端与所述相邻上一级进位输出信号端或所述相邻下一级进位输出信号端之间连通。
[0414] 在优选情况下，本发明实施例所述的移位寄存器单元还可以包括输入控制模块，以控制正向扫描或反向扫描。
[0415] 在具体实施时，当所述输入控制模块在正向扫描控制信号和反向扫描控制信号的控制下，控制所述输入信号端与所述相邻上一级进位输出信号端之间连通时，本发明实施例所述的移位寄存器单元处于正向扫描状态；当所述输入控制模块在正向扫描控制信号和反向扫描控制信号的控制下，控制所述输入信号端与所述相邻下一级进位输出信号端之间连通时，本发明实施例所述的移位寄存器单元处于反向扫描状态。
[0416] 本发明实施例所述的栅极驱动电路可以包括多级上述的移位寄存器单元。
[0417] 在具体实施时，当所述移位寄存器单元包括输入控制模块时，在本发明实施例所述的栅极驱动电路中，除了第一级移位寄存器单元和最后一级移位寄存器单元之外，每一级移位寄存器单元分别与相邻上一级移位寄存器单元的进位输出信号端和相邻下一级移位寄存器单元的进位输出信号端电连接。
[0418] 如图19所示，本发明实施例所述的栅极驱动电路可以包括W级上述的移位寄存器单元；W为正整数；
[0419] 在图19中示出了所述栅极驱动电路包括的第一级移位寄存器单元S1、所述栅极驱动电路包括的第二级移位寄存器单元S2、所述栅极驱动电路包括的第三级移位寄存器单元S3、所述栅极驱动电路包括的第W-1级移位寄存器单元SW-1和所述栅极驱动电路包括的第W级移位寄存器单元SW；
[0420] S1接入起始信号STV，并S1与S2的进位输出信号端电连接；
[0421] S2分别与S1的进位输出信号端和S3的进位输出信号端电连接；
[0422] S3分别与S2的进位输出信号端和所述栅极驱动信号电路包括的第四级移位寄存器单元（图19中未示出）的进位输出信号端电连接；
[0423] SW与SW-1的进位输出信号端电连接；
[0424] 在图19中，标号为OUT_1的为S1的栅极驱动信号输出端，标号为OUT_2的为S2的栅极驱动信号输出端，标号为OUT_3的为S3的栅极驱动信号输出端，标号为OUT_W-1的为SW-1的栅极驱动信号输出端，标号为OUT_W的为SW的栅极驱动信号输出端；标号为CLK的为第一时钟信号，标号为CLKB的为第二时钟信号。
[0425] 本发明如图19所示的栅极驱动电路的实施例在工作时，在正向扫描时，S1接入起始信号STV；而在反向扫描时，SW接入起始信号STV。
[0426] 本发明实施例所述的显示装置包括上述的栅极驱动电路。
[0427] 在本发明实施例中，所述显示装置可以为OLED（OrganicLight-Emitting Diode，有机发光二极管）显示装置、LCD（Liquid Crystal Display,液晶显示）装置或PLED（Polymer Light Emitting Devices，聚合物发光器件）显示装置，但不以此为限。
[0428] 根据一种具体实施方式，本发明实施例所述的显示装置可以包括两个所述栅极驱动电路；所述显示装置还可以包括N行像素电路；N为正整数；
[0429] 第一个所述栅极驱动电路用于为所述N行像素电路中的奇数行像素电路提供相应的栅极驱动信号；
[0430] 第二个所述栅极驱动电路用于为所述N行像素电路中的偶数行像素电路提供相应的栅极驱动信号。
[0431] 在具体实施时，可以通过第一个所述栅极驱动电路为奇数行像素电路提供相应的栅极驱动信号，通过第二个所述栅极驱动电路为偶数行像素电路提供相应的栅极驱动信号。
[0432] 本发明实施例所述的显示装置通过两个栅极驱动电路分别为奇数行像素电路、偶数行像素电路提供相应的栅极驱动信号，可以加快栅极扫描的速度。
[0433] 在具体实施时，本发明实施例所述的显示装置还可以包括显示基板；所述N行像素电路设置于所述显示基板上；
[0434] 第一个所述栅极驱动电路可以设置于所述显示基板的左侧边，第二个所述栅极驱动电路可以设置于所述显示基板的右侧边；或者，第一个所述栅极驱动电路可以设置于所述显示基板的右侧边，第二个所述栅极驱动电路可以设置于所述显示基板的左侧边，但不以此为限。
[0435] 根据另一种具体实施方式，本发明实施例所述的显示装置可以包括两个所述栅极驱动电路；所述显示装置还可以包括显示基板和设置于所述显示基板上的N行像素电路；N为正整数；
[0436] 第一个所述栅极驱动电路用于为所述N行像素电路提供相应的栅极驱动信号；
[0437] 第二个所述栅极驱动电路用于为所述N行像素电路提供相应的栅极驱动信号；
[0438] 第一个所述栅极驱动电路设置于所述显示基板的左侧边，第二个所述栅极驱动电路设置于所述显示基板的右侧边。
[0439] 本发明实施例所述的显示装置可以通过两个栅极驱动电路为所述像素电路分别提供相应的栅极驱动信号，可以避免由于单向提供栅极驱动信号而导致的部分像素电路充电不足的情况发生。
[0440] 如图20所示，本发明所述的显示装置的第一具体实施例包括控制信号提供电路201、N行像素电路、第一栅极驱动电路G1和第二栅极驱动电路G2；N为正整数；
[0441] 所述第一栅极驱动电路G1用于为奇数行像素电路提供相应的栅极驱动信号；
[0442] 所述第二栅极驱动电路G2用于为偶数行像素电路提供相应的栅极驱动信号；
[0443] 所述第一栅极驱动电路G1位于显示基板（图20中未示出）的左侧边，所述第二栅极驱动电路G2位于显示基板的右侧边；
[0444] 所述第一栅极驱动电路G1包括的第一级移位寄存器单元S11与第一行像素电路Pixel1电连接，用于为所述第一行像素电路Pixel1提供相应的栅极驱动信号；
[0445] 所述第一栅极驱动电路G1包括的第二级移位寄存器单元S13与第三行像素电路Pixel3电连接，用于为所述第三行像素电路Pixel3提供相应的栅极驱动信号；
[0446] 所述第一栅极驱动电路G1包括的倒数第二级移位寄存器单元S1N-3与第N-3行像素电路PixelN-3电连接，用于为所述第N-3行像素电路PixelN-3提供相应的栅极驱动信号；
[0447] 所述第一栅极驱动电路G1包括的最后一级移位寄存器单元S1N-1与第N-1行像素电路PixelN-1电连接，用于为所述第N-1行像素电路PixelN-1提供相应的栅极驱动信号；
[0448] 所述第二栅极驱动电路G2包括的第一级移位寄存器单元S12与第二行像素电路Pixel2电连接，用于为所述第二行像素电路Pixel2提供相应的栅极驱动信号；
[0449] 所述第二栅极驱动电路G2包括的第二级移位寄存器单元S14与第四行像素电路Pixel4电连接，用于为所述第四行像素电路Pixel4提供相应的栅极驱动信号；
[0450] 所述第二栅极驱动电路G2包括的倒数第二级移位寄存器单元S1N-2与第N-2行像素电路PixelN-2电连接，用于为所述第N-2行像素电路PixelN-2提供相应的栅极驱动信号；
[0451] 所述第二栅极驱动电路G2包括的最后一级移位寄存器单元S1N与第N行像素电路PixelN电连接，用于为所述第N行像素电路PixelN提供相应的栅极驱动信号；
[0452] 所述控制信号提供电路201用于为S1N-1提供左侧起始信号STVL，并为第一栅极驱动电路G1提供第一左侧时钟信号CLKL和第二左侧时钟信号CLKBL；
[0453] 所述控制信号提供电路201用于为S1N提供右侧起始信号STVR，并为第二栅极驱动电路G2提供第一右侧时钟信号CLKR和第二右侧时钟信号CLKBR。
[0454] 在本发明如图20所示的显示装置的第一具体实施例中，S11与S13的进位输出信号端电连接；S13分别与S11的进位输出信号端和所述第一栅极驱动电路G1包括的第三级移位寄存器单元（图20中未示出）的进位输出信号端电连接；
[0455] S1N-1还与S1N-3的进位输出信号端电连接；S1N-3与S1N-1的进位输出信号端电连接；
[0456] S14分别与S12的进位输出信号端和所述第二栅极驱动电路G2包括的第三级移位寄存器单元（图20中未示出）的进位输出信号端电连接；
[0457] S1N还与S1N-2的进位输出信号端电连接，S1N-2与S1N的进位输出信号端电连接。
[0458] 在本发明如图20所示的显示装置的第一具体实施例中，采用双边单向栅极驱动扫描的方式，通过位于显示基板的左侧边的第一栅极驱动电路G1为奇数行像素电路提供相应的栅极驱动信号，通过位于显示基板的右侧边的第二栅极驱动电路G2为偶数行像素电路提供相应的栅极驱动信号。
[0459] 如图21所示，本发明所述的显示装置的第二具体实施例包括控制信号提供电路201、N行像素电路、第一栅极驱动电路G1和第二栅极驱动电路G2；N为正整数；
[0460] 所述第一栅极驱动电路G1用于为所述N行像素电路提供相应的栅极驱动信号；
[0461] 所述第二栅极驱动电路G2用于为所述N行像素电路提供相应的栅极驱动信号；
[0462] 所述第一栅极驱动电路G1设置于显示基板（图21中未示出）的左侧边，所述第二栅极驱动电路G2设置于显示基板的右侧边；
[0463] 所述第一栅极驱动电路G1包括的第一级移位寄存器单元S11与第一行像素电路Pixel1电连接；
[0464] 所述第一栅极驱动电路G1包括的第二级移位寄存器单元S12与第二行像素电路Pixel2电连接；
[0465] 所述第一栅极驱动电路G1包括的第N-1级移位寄存器单元S1N-1与第N-1行像素电路PixelN-1电连接；
[0466] 所述第一栅极驱动电路G1包括的第N级移位寄存器单元S1N与第N行像素电路PixelN电连接；
[0467] 所述第二栅极驱动电路G2包括的第一级移位寄存器单元S21与第一行像素电路Pixel1电连接；
[0468] 所述第二栅极驱动电路G2包括的第二级移位寄存器单元S22与第二行像素电路Pixel2电连接；
[0469] 所述第二栅极驱动电路G2包括的第N-1级移位寄存器单元S2N-1与第N-1行像素电路PixelN-1电连接；
[0470] 所述第二栅极驱动电路G2包括的第N级移位寄存器单元S2N与第N行像素电路PixelN电连接；
[0471] 所述控制信号提供电路201用于为S1N提供左侧起始信号STVL，并为第一栅极驱动电路G1提供第一左侧时钟信号CLKL和第二左侧时钟信号CLKBL；
[0472] 所述控制信号提供电路201用于为S2N提供右侧起始信号STVR，并为第二栅极驱动电路G2提供第一右侧时钟信号CLKR和第二右侧时钟信号CLKBR。
[0473] 在本发明如图21所示的显示装置的第二具体实施例中，S11与S12的进位输出信号端电连接；S12分别与S11的进位输出信号端和所述第一栅极驱动电路G1包括的第三级移位寄存器单元（图21中未示出）的进位输出信号端电连接；
[0474] S1N还与S1N-1的进位输出信号端电连接；
[0475] S21与S22的进位输出信号端电连接；S22分别与S21的进位输出信号端和所述第二栅极驱动电路G2包括的第三级移位寄存器单元（图21中未示出）的进位输出信号端电连接；
[0476] S2N还与S2N-1的进位输出信号端电连接。
[0477] 在本发明如图21所示的显示装置的第二具体实施例中，采用双边双向栅极驱动扫描的方式，通过位于显示基板的左侧边的第一栅极驱动电路G1和位于显示基板的右侧边的第二栅极驱动电路G2同时为N行像素电路提供相应的栅极驱动信号。
[0478] 本发明实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
[0479] 以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
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