技术领域
[0001] 本
发明涉及集成电路音频
信号领域，更具体的说，是涉及一种带隔离直电容的音频功放杂音抑制电路。
背景技术
[0002] 消费类
电子产品音频系统应用中，在音频器件上电瞬间，或在上电稳定进行各种操作时，听觉敏锐的用户，会听到轻微的“Pop”杂音，在音频器件掉电的瞬间会听到“click”的杂音。这些杂音信号会给用户带来不好的听觉享受。一般而言，这些杂音是由电路的瞬态冲击造成的。瞬态冲击是一种很窄的尖脉冲，将其进行
傅立叶变换后分析，可知其展开后
频谱分量很丰富，而落在20Hz～20KHz范围内的谐波分量，就是人
耳能听到的“Pop”杂音以及“click”杂音。如何消除这些杂音信号一直是音频IC设计工程师面临的挑战之一。
[0003] 目前音频功放通常在单电源下工作。如图1所示，为单端连接方式的音频功放电路图。
[0004] 单端连接方式需要在与耳机负载R2连接的通路上串接一个大容量的隔直电容Cout。该隔直电容Cout与耳机负载阻抗R2形成一个高通
滤波器，为了改善耳机低频音效，需要
高通滤波器的低频截止
频率很低。而耳机的阻抗R2是固定的，为获得更好的低频音效，只能加大隔直电容Cout的容值，所以该电容的容值一般很大。同时由于隔直电容Cout的存在，当音频器件100在上电、掉电时，隔直电容Cout的两端会出现
电压突变。突变的电压产生dv/dt的瞬间
电流，电流流过耳机线圈就产生了尖峰电压，于是便出现“Pop”杂音以及“click”杂音。
[0005] 单端连接方案中产生的杂音信号，业界目前大致有两种常用的处理电路。但这两种电路均存在或多或少的缺点，甚至在某些场合这些缺点被放大，以至单端连接方案被迫抛弃。第一种电路，如图2所示，为
现有技术中消除音频器件100单端连接时产生杂音电路的电路图，在隔直电容Cout与耳机负载R2之间插入晶体管
开关S1，同时在隔直电容Cout与开关S1之间并联一小
电阻R1至地。其杂音消除原理为，当音频器件100上电或断电时，延迟一小段时间让S1处于断开状态，待隔直电容Cout上的电压稳定后，闭合开关S1使耳机负载R2与隔直电容Cout接通。因为此时隔直电容Cout上的电压稳定不会变化，不会有突变电流流过负载。但其缺点是明显的：第一，它在隔离直电容Cout与耳机负载R2之间插入了晶体管开关S1，这会降低
音频信号的性能指标，特别是降低音频信号的THD(总谐波失真)指标；第二，小电阻R1会消耗部分电流，降低了音频功放的有效驱
动能力。基于以上的缺点，这种杂音信号消除电路在一些对音频品质要求苛刻的场合难以奏效。另外一种处理电路是通过合理控制音频系统中各模
块的开启、关断顺序及时间控制，尽量降低电容两端的突变量，使突变电压产生的dv/dt电流较小，从而使流过耳机线圈的电压足够小，直到人耳对此杂音不甚敏感为止。但是，此种电路是以延长芯片的上电，掉电时间(一般为300mS～1S)为代价的，且未能从根本上消除杂音信号，这在一些要求快速启动的应用场合是不被接受的。
[0006] 综上所述，现有技术中对于单端连接方式产生杂音的处理电路有如下缺点：降低音频信号的THD(总谐波失真)指标和音频功放的有效驱动能力，或延长了芯片的上电，掉电时间(一般为300mS～1S)。
发明内容
[0007] 有鉴于此，本发明提供了一种带隔离直电容的音频功放杂音抑制电路，以克服现有技术中以降低音频信号的THD(总谐波失真)指标和音频功放的有效驱动能力为代价消除杂音，或以牺牲芯片的上电，掉电时间(一般为300mS～1S)为代价消除杂音的问题。
[0008] 为实现上述目的，本发明提供如下技术方案：
[0009] 一种带隔离直电容的音频功放杂音抑制电路，包括：基准偏置电压Vref产生电路、开关逻辑控制电路、第一
放大器、第一反馈比例电阻R3、第二反馈比例电阻R4、共模电平VCM产生电路、音频输入源电路、隔直电容Cout、第一消音开关SW1、第二消音开关SW2以及第三消音开关SW3；
[0010] 所述基准偏置电压Vref产生电路的输出端与所述第二消音开关SW2的第一端相连；所述第二消音开关SW2的第二端分别与所述第一消音开关SW1的第一端、所述第二反馈比例电阻R4的第一端以及所述隔直电容Cout的一端相连；所述第二消音开关SW2的控制端由所述开关逻辑控制电路输出的
控制信号S2控制；所述第一消音开关SW1的第二端分别与所述第三消音开关SW3的第一端和所述第一放大器的输出端相连；所述第一消音开关SW1的控制端由所述开关逻辑控制电路输出的控制信号S1控制；所述第二反馈比例电阻R4的第二端分别与所述第三消音开关SW3的第二端、所述第一反馈比例电阻R3的第一端、所述第一反馈比例电阻R3的第二端和所述音频输入源电路相连；所述第三消音开关SW3的控制端由所述开关逻辑控制电路输出的控制信号S3控制；
[0011] 所述共模电平产生电路提供共模电平VCM至所述第一放大器的同相输入端；
[0012] 在检测到所述音频输入源电路没有音频信号输出的情况下，所述开关逻辑控制电路产生的逻辑控制信号S2控制所述第二消音开关SW2闭合，所述开关逻辑控制电路产生的逻辑控制信号S1控制所述第一消音开关SW1断开；
[0013] 在检测到所述音频输入源电路有音频信号输出的情况下，所述开关逻辑控制电路产生的逻辑控制信号S2、S3、S1分别控制所述第二消音开关SW2与所述第三消音开关SW3闭合，所述第一消音开关SW1断开，在检测到所述第一放大器的
输出电压值稳定后，所述开关逻辑控制电路产生逻辑控制信号S1控制所述第一消音开关SW1关闭，产生的逻辑控制信号S2、S3分别控制所述第二消音开关SW2与所述第三消音开关SW3断开。
[0014] 其中，所述第一消音开关SW1为MOS管，所述第一消音开关SW1的第一端为源极、第二端为漏极以及控制极为栅极或第一端为漏极、第二端为源极以及控制极为栅极，或者，所述第一消音开关SW1为晶体管，所述第一消音开关SW1的第一端为发射极，第二端为集
电极和控制端为基极；
[0015] 所述第二消音开关SW2为MOS管，所述第二消音开关SW2的第一端为源极、第二端为漏极以及控制极为栅极或第一端为漏极、第二端为源极以及控制极为栅极，或者，所述第二消音开关SW2为晶体管，所述第二消音开关SW2的第一端集电极、第二端为发射极和控制端为基极；
[0016] 所述第三消音开关SW3为MOS管，所述第三消音开关SW3的第一端为源极、第二端为漏极以及控制极为栅极或第一端为漏极、第二端为源极以及控制极为栅极，或者，所述第三消音开关SW3为晶体管，所述第三消音开关SW3的第一端为发射极、第二端为集电极和控制端为基极。
[0017] 其中，所述开关逻辑控制电路具体包括：第二RS
锁存器、五个非
门以及两个与非门，M个D触发器，所述M为大于或等于2的自然数，其中：
[0018] 第一个D触发器的D端与所述第一个D触发器的反相输出端相连；所述第一个D触发器的CLK端与
时钟信号相连；所述第一个D触发器的反相输出端与第二个D触发器的CLK端相连；所述第二个D触发器的D端与所述第二个D触发器的反相输出端相连，以此类推，所述第M-1个D触发器的反相输出端与第M个D触发器的CLK端相连，所述第M个D触发器的D端与所述第M个触发器的反相输出端相连；
[0019] 所述第M个D触发器的同相输出端与所述第二RS锁存器的S端相连；
[0020] 所述第二RS锁存器的Q端分别与第一个与非门的第一输入端以及第一个非门的输入端相连；所述第一个与非门的第二输入端与第二个与非门的第二输入端相连；所述第一个非门的输出端与所述第二个与非门的第一输入端相连；
[0021] 第三个非门的输入端为使能信号输入端，所述使能信号标示所述音频输入源电路的工作状态，所述第三个非门的输出端分别与所述第一个D触发器的RESET端、第二个D触发器的RESET端、第M-1个D触发器的RESET端、第M个D触发器的RESET端以及所述第二RS锁存器的R端相连；所述第二RS锁存器的R端与第四个非门的输入端相连，所述第四个非门的输出端与所述第二个与非门的第二输入端相连；
[0022] 所述第二个与非门的输出端与第五个非门的输入端相连，所述第五个非门的输出端为控制信号S3；所述第一个与非门的输出端与第二个非门的输入端相连；所述第二个非门的输出端为控制型号S1，所述第一个与非门的输出端为控制信号S2。
[0023] 其中，所述基准偏置电压产生电路具体包括：带隙基准BGR、
缓冲器Buf以及第一电容C1，其中：
[0024] 所述缓冲器Buf的输入端与所述带隙基准BGR相连，所述缓冲器Buf的输出端分别与所述第一电容C1的一端以及所述第二消音开关SW2的第一端相连，所述第一电容C1的另一端接地。
[0025] 其中，所述基准偏置电压产生电路具体包括：电源VCC、第三电阻R5以及第四电阻R6，其中：
[0026] 所述电源VCC的输出端通过所述第三电阻R5与所述第二消音开关SW2的第一端相连；所述第二消音开关SW2第二端分别与所述第四电阻R6的第一端、所述第一消音开关SW1的第一端和所述第二反馈比例电阻R4第二端相连；所述第四电阻R6的第二端接地；
[0027] 相应的，所述一种带隔离直电容的音频功放杂音抑制电路还包括：第零消音开关SW0以及第四消音开关SW4，其中：
[0028] 所述第四消音开关SW4的第一端与所述第四电阻R6的第一端相连，所述第四消音开关SW4的第二端与所述第二消音开关SW2的第二端相连，所述第四消音开关SW4的控制端由所述开关控制电路产生的控制信号S4控制；所述第零消音开关SW0的第一端与所述第一放大器的反相输出端相连，所述第零消音开关SW0的第二端分别与所述第一反馈比例电阻R3的第一端和所述第二反馈比例电阻R4的第一端相连，所述第零消音开关SW0的控制端由所述开关控制电路产生的控制信号S0控制；
[0029] 在检测到所述音频输入源电路没有音频信号输出的情况下，所述开关逻辑控制电路产生的逻辑控制信号S2控制所述第二消音开关SW2闭合，所述开关逻辑控制电路产生的逻辑控制信号S4控制所述第四消音开关SW4闭合，所述开关逻辑控制电路产生的逻辑控制信号S1控制所述第一消音开关SW1断开，所述开关逻辑控制电路产生的逻辑控制信号S0控制所述第零消音开关SW0断开；
[0030] 在检测到所述音频输入源电路有音频信号输出的情况下，所述开关逻辑控制电路产生的逻辑控制信号S2、S3、S4、S1以及S0分别控制所述第二消音开关SW2、所述第三消音开关SW3以及所述第四消音开关SW4闭合，所述第一消音开关SW1以及所述第零消音开关SW0断开，在检测到所述第一放大器的输出电压值稳定后，所述开关逻辑控制电路产生逻辑控制信号S1控制所述第一消音开关SW1关闭以及所述开关逻辑控制电路产生逻辑控制信号S0控制所述第零消音开关SW0关闭，产生的逻辑控制信号S2、S3以及S4分别控制所述第二消音开关SW2、所述第三消音开关SW3以及所述第四消音开关SW4断开。
[0031] 优选的，所述第零消音开关SW0为MOS管，所述第零消音开关SW0的第一端为源极、第二端为漏极以及控制极为栅极或第一端为漏极、第二端为源极以及控制极为栅极，或者，所述第零消音开关SW0为晶体管，所述第零消音开关SW0的第一端为发射极，第二端为集电极和控制端为基极；
[0032] 所述第四消音开关SW4为MOS管，所述第四消音开关SW4的第一端为源极、第二端为漏极以及控制极为栅极或第一端为漏极、第二端为源极以及控制极为栅极，或者，所述第四消音开关SW4为晶体管，所述第四消音开关SW4的第一端发电极、第二端为集射极和控制端为基极。
[0033] 其中，所述共模电平产生电路具体包括：第二放大器以及第二电容C2，其中：
[0034] 所述基准偏置电压产生电路的输出端与所述第二放大器的同相输入端相联；
[0035] 所述第二放大器的输出端分别与所述第二电容C2的一端和所述第二放大器的
反相输入端相连；
[0036] 所述第二电容C2的另一端接地。
[0037] 优选的，所述开关逻辑控制电路具体包括：第一RS锁存器、六个非门、三个与非门以及N个D触发器所述N为大于或等于2的自然数，其中：
[0038] 第一个D触发器的D端与所述第一个D触发器的反向输出端相连，所述第一个D触发器的CLK端与时钟信号相连，所述第一个D触发器的反向输出端与第二个D触发器的CLK端相连；所述第二个D触发器的D端与所述第二个触发器的反向输出端相连，以此类推，所述第N-1个D触发器的反向输出端与第N个D触发器的CLK端相连，所述第N个D触发器的D端与所述第N个触发器的反向输出端相连；
[0039] 所述第N个D触发器的同相输出端与所述第一RS锁存器的S端相连；
[0040] 所述第一RS锁存器的Q端分别与第一个与非门的第一输入端、第二个与非门的第一输入端以及第一个非门的输入端相连；所述第一个与非门的第二输入端分别与所述第二个与非门的第二输入端以及第三个与非门的第一输入端相连；所述第三个与非门的第二输入端与所述第一个非门的输出端相连；
[0041] 第二个非门的输入端为使能信号输入端，所述使能信号标示所述音频输入源电路的工作状态，所述第二个非门的输出端分别与所述第一个D触发器的RESET端、第二个D触发器的RESET端、第N-1个D触发器的RESET端、第N个D触发器的RESET端以及所述第一RS锁存器的R端相连，所述第一RS锁存器的R端与第三个非门的输入端相连；所述第三个非门的输出端与所述第三个与非门的第二输入端相连；
[0042] 所述第一个与非门的输出端输出所述逻辑控制信号S4；所述第一个与非门的输出端与第四个非门的输入端相连，所述第四个非门的输出端输出所述逻辑控制信号S0；所述第二个与非门的输出端输出逻辑控制信号S2；所述第二个与非门的输出端与第五个非门的输入端相连，所述第五个非门的输出端输出所述逻辑控制信号S1；所述第三个与非门的输出端与第六个非门的输入端相连，所述第六个非门的输出端输出所述逻辑控制信号S3。
[0043] 其中，所述音频输入源电路具体包括：
[0044] 麦克
风插口、话筒插口、高清晰数字录音口、第一可调增益放大器、第二可调增益放大器、数摸转换器、第一音频开关K1，第二音频开关K2以及第三音频开关K3，其中：
[0045] 所述麦克风插口与第一可调增益放大器的输入端相连，所述第一可调增益放大器的输出端通过所述第一音频开关K1与所述第一放大器的反相输入端相连；
[0046] 所述话筒插口与第二可调增益放大器的输入端相连，所述第二可调增益放大器的输出端通过所述第二音频开关K2与所述第一放大器的反相输入端相连；
[0047] 所述高清晰数字录音口与数摸转换器的输入端相连，所述数摸转换器的输出端通过所述第三音频开关K3与所述第一放大器的反相输入端相连。
[0048] 经由上述的技术方案可知，采用本发明
实施例，当所述音频输入源电路没有音频信号输出时，所述SW2关闭，SW1、SW3断开，所述隔直电容Cout的电压被SW2拉至基准参考源Vref；当所述音频输入源电路有音频信号输出时，SW2、SW3关闭，SW1断开，所述第一放大器和所述反馈比例电阻被接成单位增益缓冲器的形式，当所述第一放大器的输出被充电到一个稳态值后，关闭SW1，断开开关SW3、SW2。在检测到所述音频输入源电路有音频信号输出期间，所述隔直电容Cout两端电压没有变化，不产生dv/dt电流，不会产生“Pop”杂音。当所述音频输入源电路没有音频信号输出期间，由于开关SW2关闭，开关SW1与开关SW3断开，使所述隔直电容Cout的电压在VCM下掉前便被SW2上拉至Vref。也就是在整个关闭期间，所述隔直电容Cout两端电压也没有变化，不产生dv/dt电流，也不会产生“click”杂音。因此，本发明从根本上消除“Pop”杂音以及“click”杂音，同时不影响音频信号的THD(总谐波失真)指标和音频功放的有效驱动能力，也没有延长掉电时间。在检测到音频信号输出后，仅仅等待所述第一放大器的输出被充电到一个稳态值的时间(即建立时间)，该时间非常短，一般为纳秒级。
附图说明
[0049] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
[0050] 图1为现有技术公开的一种单端连接方式的音频功放电路图；
[0051] 图2为现有技术中消除音频器件单端连接时产生杂音电路的电路图；
[0052] 图3为本发明实施例公开的第一种带隔离直电容的音频功放杂音抑制电路的示意图；
[0053] 图4为本发明实施例一中公开的基准偏置电压Vref产生电路的电路图；
[0054] 图5为本发明实施例一中公开的共模电平VCM产生电路的电路图；
[0055] 图6为本发明实施例一中公开的音频输入源电路的电路图；
[0056] 图7为本发明实施例一中公开的开关逻辑控制电路的电路图；
[0057] 图8为本实施例一中的共模电平VCM、
节点3以及本实施例一中公开的开关逻辑控制电路产生的控制信号S1、S2、S3之间的逻辑时序关系图；
[0058] 图9为本发明公开的第二种带隔离直电容的音频功放杂音抑制电路的示意图；
[0059] 图10为本发明实施例二公开的开关逻辑控制电路的电路图；
[0060] 图11为本发明实施例二中VCM以及本实施例公开的开关逻辑控制电路产生控制信号S0、S1、S2、S3、S4之间的逻辑时序关系图。
具体实施方式
[0061] 为了引用和清楚起见，下文中使用的技术名词的说明、简写或缩写总结如下：
[0062] PGA：Programmable Gain Amplifier,可调增益放大器；
[0063] DAC：Digital to Analog Converter，
数模转换器。
[0064] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0065] 请参阅附图3，为本发明实施例公开的第一种带隔离直电容的音频功放杂音抑制电路的示意图，所述电路可以包括：基准偏置电压Vref产生电路101、开关逻辑控制电路102、第一放大器103、第一反馈比例电阻R3、第二反馈比例电阻R4、共模电平VCM产生电路
104、音频输入源电路105、隔直电容Cout、第一消音开关SW1、第二消音开关SW2以及第三消音开关SW3。
[0066] 为了让图3完整，所以画出了耳机负载，当然，不一定是耳机负载，只要是具有这种电路结构的就属于本发明的保护范围。
[0067] 图3中音频输入源电路的状态是由使能信号EN决定的，如果所述使能信号EN无效，则所述音频输入源处于待机状态，如果所述使能信号有效，则所述音频输入源处于工作状态。只要所述音频输入源电路中向外输出音频信号，那么图3中的开关逻辑控制电路中的使能信号EN就有效，所述开关逻辑控制电路就处于正常工作状态。
[0068] 其中：所述基准偏置电压Vref产生电路101的输出端与所述第二消音开关SW2的第一端相连；所述第二消音开关SW2的第二端分别与所述第一消音开关SW1的第一端、所述第二反馈比例电阻R4的第一端以及所述隔直电容Cout的一端相连；所述第二消音开关SW2的控制端由所述开关逻辑控制电路102输出的控制信号S2控制；所述第一消音开关SW1的第二端分别与所述第三消音开关SW3的第一端和所述第一放大器103的输出端相连；所述第一消音开关SW1的控制端由所述开关逻辑控制电路102输出的控制信号S1控制；所述第二反馈比例电阻R4的第二端分别与所述第三消音开关SW3的第二端、所述第一反馈比例电阻R3的第一端、所述第一反馈比例电阻R3的第二端和所述音频输入源电路105相连；所述第三消音开关SW3的控制端由所述开关逻辑控制电路102输出的控制信号S3控制；所述共模电平产生电路104提供共模电平VCM至所述第一放大器103的同相输入端。
[0069] 所述基准偏置电压Vref产生电路101产生与
温度和
电源电压均不相关的基准源，为其他偏置电压或偏置电流提供参考。所述共模电平VCM产生电路104用来产生与所述基准偏置电压Vref同样大小的电压，通常均为电源与地电平的二分之一。所述第一放大器103、所述第一反馈比例电阻R3以及所述第二反馈比例电阻R4共同精确的控制了所述音频输入源电路105
输出信号的放大倍数以及驱动负载能力的大小；所述开关逻辑控制电路
102产生的控制信号分别用来控制第一消音开关SW1、第二消音开关SW2以及第三消音开关SW3的闭合与断开，所述第一消音开关SW1、所述第二消音开关SW2以及所述第三消音开关SW3的开启和关闭的不同时序组合对消除杂音信号有这重要作用，具体如下：
[0070] 在检测到所述音频输入源电路105没有音频信号输出的情况下，所述开关逻辑控制电路102产生的逻辑控制信号S2控制所述第二消音开关SW2闭合，所述开关逻辑控制电路102产生的逻辑控制信号S1控制所述第一消音开关SW1断开，此时节点3的电压被拉至基准偏置电压Vref；当然为了节能，在所述音频输入源电路105没有音频信号输出的情况下，所述开关逻辑控制电路103产生的逻辑控制信号S3控制所述第三消音开关SW3断开。
[0071] 在检测到所述音频输入源电路105有音频信号输出的情况下，所述开关逻辑控制电路102产生的逻辑控制信号S2、S3、S1分别控制所述第二消音开关SW2与所述第三消音开关SW3闭合，所述第一消音开关SW1断开，此时所述第一放大器103被接成单位增益缓冲形式，该第一放大器103的输出跟随共模电平VCM，在检测到所述第一放大器103的输出电压值稳定后，所述开关逻辑控制电路102产生逻辑控制信号S1控制所述第一消音开关SW1关闭，产生的逻辑控制信号S2、S3分别控制所述第二消音开关SW2与所述第三消音开关SW3断开。在整个期间节点3的电压没有发生变化，不会产生dv/dt电流，所以不会产生“Pop”杂音。
[0072] 优选的，所述基准偏置电压产生电路101包括：带隙基准BGR 201、缓冲器Buf 202以及第一电容C1，如图4所示，为所述基准偏置电压Vref产生电路的电路图，其中：
[0073] 所述缓冲器Buf 202的输入端与所述带隙基准BGR 201相连，所述缓冲器Buf 202输出端分别与所述第一电容C1的一端以及所述第二消音开关SW2的第一端相连，所述第一电容C1的另一端接地。
[0074] 优选的，所述共模电平VCM产生电路104包括所述基准偏置电压产生电路101、第二放大器301以及第二电容C2，如图5所示，为所述共模电平VCM产生电路104的电路图，其中：所述基准偏置电压产生电路101的输出端与所述第二放大器301的同相输入端相联；所述第二放大器301的输出端分别与所述第二电容C2的一端和所述第二放大器301的反相输入端相连；所述第二电容C2的另一端接地。
[0075] 其中，所述共模电平VCM产生电路104需要外接uF级的所述第二电容C2，以提高对电源电压和地电平干扰的抑制能力。
[0076] 优选的，所述音频输入源电路105包括：麦克风插口401、话筒插口402、高清晰数字录音口403、第一可调增益放大器404、第二可调增益放大器405、数摸转换器406、第一音频开关K1，第二音频开关K2以及第三音频开关K3，如图6所示，为所述音频输入源电路105的电路图，其中：
[0077] 所述麦克风插口401与第一可调增益放大器404(PGA)的输入端相连，所述第一可调增益放大器404的输出端通过所述第一音频开关K1与所述第一放大器103的反相输入端相连；所述话筒插口402与第二可调增益放大器405的输入端相连，所述第二可调增益放大器405的输出端通过所述第二音频开关K2与所述第一放大器103的反相输入端相连；所述高清晰数字录音口403与数摸转换器406的输入端相连，所述数摸转换器406的输出端通过所述第三音频开关K3与所述第一放大器的反相输入端相连。
[0078] 图6中的使能信号EN决定着所述音频输入源的状态，所述音频输入源可以包括三种插口：麦克风插口、话筒插口以及高清晰数字录音插口，在这三条线路中均有使能信号EN控制相应线路的工作状态，如果所述第一可调增益放大器的使能信号有效，则表明所述音频输入源可以输出从麦克风获取的音频信号，根据实际情况三条线路中的使能信号可以都有效，也可以都无效，也可以一个有效两个无效，或两个有效一个无效，随实际情况而定。所述音频输入源中只要有一个线路有音频信号输出，那么所述音频输入源电路就处于正常工作状态，则所述开关逻辑控制电路中的使能信号EN就有效。
[0079] 工作原理如下：麦克风插口，话筒插口以及高清晰数字录音口为三种不同的音频输入源，第一PGA和第二PGA用来将从相应的插口送入的音频信号放大到所述第一放大器可处理的信号范围，所述DAC用来将计算机存储设备中的二进制编码文件转
化成所述第一放大器可处理的音频信号。晶体管开关K1，K2，K3组成通道选择器，需要哪一路音频输入源输出将该路的晶体管开关闭合即可。
[0080] 所述第一消音开关SW1可以为MOS管，此时所述第一消音开关SW1的第一端为源极、第二端为漏极以及控制极为栅极或第一端为漏极、第二端为源极以及控制极为栅极；所述第一消音开关SW1也可以为晶体管，此时所述第一消音开关SW1的第一端为发射极，第二端为集电极和控制端为基极。所述第二消音开关SW2可以为MOS管，此时所述第二消音开关SW2的第一端为源极、第二端为漏极以及控制极为栅极或第一端为漏极、第二端为源极以及控制极为栅极；所述第二消音开关SW2还可以为晶体管，此时所述第二消音开关SW2的第一端集电极、第二端为发射极和控制端为基极。同理所述第三消音开关SW3可以为MOS管，所述第三消音开关SW3的第一端为源极、第二端为漏极以及控制极为栅极或第一端为漏极、第二端为源极以及控制极为栅极；所述第三消音开关SW3还可以为晶体管，所述第三消音开关SW3的第一端为发射极、第二端为集电极和控制端为基极。这三个消音开关可以同为MOS管，也可以同为晶体管，也可以一部分为晶体管一部分为MOS管，根据不同的需要而定。
[0081] 优选的，所述开关逻辑控制电路102包括：第二RS锁存器501、五个非门以及两个与非门，M个D触发器，所述M为大于或等于2的自然数，请参阅图7，为所述开关逻辑控制电路的电路图，由于D触发器可能有多个，所以采用“…”表示D触发器的省略，其中：
[0082] 第一个D触发器502的D端与所述第一个D触发器502的反相输出端相连；所述第一个D触发器502的CLK端与时钟信号相连；所述第一个D触发器502的反相输出端与第二个D触发器的CLK端相连；所述第二个D触发器502的D端与所述第二个D触发器的反相输出端相连，以此类推，所述第M-1个D触发器的反相输出端与第M个D触发器的CLK端相连，所述第M个D触发器503的D端与所述第M个触发器的反相输出端相连；所述第M个D触发器503的同相输出端与所述第二RS锁存器的S端相连；
[0083] 所述第二RS锁存器504的Q端分别与第一个与非门505的第一输入端以及第一个非门506的输入端相连；所述第一个与非门505的第二输入端与第二个与非门507的第二输入端相连；所述第一个非门506的输出端与所述第二个与非门507的第一输入端相连；
[0084] 第三个非门508的输入端为使能信号509输入端，所述第三个非门508的输出端分别与所述第一个D触发器502的RESET端、第二个D触发器的RESET端、第M-1个D触发器的RESET端、第M个D触发器503的RESET端以及所述第二RS锁存器501的R端相连；所述第二RS锁存器501的R端与第四个非门510的输入端相连，所述第四个非门510的输出端与所述第二个与非门507的第二输入端相连；
[0085] 所述第二个与非门507的输出端与第五个非门511的输入端相连，所述第五个非门511的输出端为控制信号S3；所述第一个与非门505的输出端与第二个非门512的输入端相连；所述第二个非门512的输出端为控制型号S1，所述第一个与非门505的输出端为控制信号S2。
[0086] 其工作原理如下：
[0087] 当使能信号EN(所述使能信号EN与图6中的使能信号是同一个使能信号)有效后(本发明实施例中假设‘0’电平无效，‘1’电平为有效)，由D触发器组成的计数器开始起记数，它记录从EN有效后时钟信号CLK跳转的次数，每记录一次就经过一个时钟的延迟，该计数器跳出记数。该计数器输出的信号经所述第二RS锁存器锁存。然后经过基本
逻辑门单元综合处理产生开关逻辑控制信号S1，S2，S3。如图8所示，为本实施例公开的开关逻辑控制电路产生的控制信号S1、S2、S3、共模电平VCM、节点3之间的逻辑时序关系。其中，为了画图方便，将同一个信号电平相同的地方用“…”表示，只画出了各个信号不同的部分，需要注意的是，控制信号S1，S2，S3在开启后一定要等待共模电平VCM充电稳定后才能开始跳转，也就是说，开关跳转延迟时间t2(一般为ms级)，要大于所述共模电平VCM的充电时间t1。所述控制信号S1，S2以及S3分别用来控制所述第一消音开关SW1，所述第二消音开关SW2以及所述第三消音开关SW3的开启和关闭状态，所述第一消音开关SW1、所述第二消音开关SW2以及所述第三消音开关SW3的状态在音频输入源电路开启和关断期间的不同时序组合对消除杂音信号起着重要作用。
[0088] 下面结合图8的开关逻辑时序图和图3所示的电路示意图来详细说明本发明实施例中的杂音消除原理：
[0089] 起始时，EN信号为0，音频输入源电路处于待机状态，所述第一消音开关SW1以及所述第三消音开关SW3断开，所述第二消音开关SW2闭合，节点3被拉至基准源参考电压Vref。
[0090] 而后某一时刻(时刻A)，在检测到所述音频输入源电路中有音频信号输出时，EN信号置1。此时所述第一消音开关SW1断开，所述第二消音开关SW2以及所述第三消音开关SW3关闭，所述第一放大器接成单位增益放大器的形式，节点2的电位随着所述共模电压VCM的充电逐渐抬高，直到时间t1后，所述共模电压VCM趋于稳定。此阶段节点3保持被拉至基准参考电压Vref，节点2的电压随着VCM被充电而趋向节点3的电平。此处VCM的快速充电有助于带隔离直电容的音频功放杂音抑制电路的快速启动。
[0091] 经过时间t2(t2>t1)后，当节点2的电位被认定为足够稳定后，所述第一消音开关SW1关闭，所述第二消音开关SW2以及所述第三消音开关SW3断开。节点3被拉至与节点2电位相等。此时所述第一放大器与第一反馈比例电阻R3以及所述第二反馈比例电阻R4连接成闭环音频
功率放大器形式，此时音频信号可以正常的输出。由于此时所述第一放大器连接成闭环形式，节点2的电位等同节点1的电位，而节点1的电位与共模偏置电平VCM相等，即节点3被拉至所述共模电平VCM。需要强调的是，所述第一消音开关SW1不是处于所述第一放大器的反馈环路上，因而不会恶化音频输出的性能指标。
[0092] 在一定时间内没有检测到音频信号输出时则，音频输入源电路通道选择置断开，EN信号置0，此时所述第二消音开关SW2关闭，所述第一消音开关SW1以及所述第三消音开关SW3断开，节点3又被拉至基准源参考电压Vref。由于VCM掉电不会影响节点3的电平，允许其自由掉电。
[0093] 整个过程中可以看到，节点3要么被拉至基准参考电平Vref，要么被拉至共模参考电平VCM。而VCM由Vref产生的，且数值上与Vref相等。也就是说，节点3在整个过程中的电平是没有变化的。因此电容两端不会产生dv/dt突变电流，耳机负载上也不会产生压降，输出不会产生杂音信号。
[0094] 本发明实施例，在检测到所述音频输入源电路有音频信号输出期间，所述隔直电容Cout两端电压没有变化，不产生dv/dt电流，不会产生“Pop”杂音。当所述音频输入源电路没有音频信号输出期间，由于开关SW2关闭，开关SW1与开关SW3断开，使所述隔直电容Cout的电压在VCM下掉前便被SW2上拉至Vref。也就是在整个关闭期间，所述隔直电容Cout两端电压也没有变化，不产生dv/dt电流，也不会产生“click”杂音。因此，本发明从根本上消除“Pop”杂音以及“click”杂音，同时不影响音频信号的THD(总谐波失真)指标和音频功放的有效驱动能力，也没有延长掉电时间。在检测到音频信号输出后，仅仅等待所述第一放大器的输出被充电到一个稳态值的时间(即建立时间)，该时间非常短，一般为纳秒级。
[0095] 实施例二
[0096] 基准偏置电压Vref是所有偏置电压的参考源，
精度非常之高(一般还会通过trimming的办法对其微调)。除性能要求特别苛刻的电路，一般不允许直接用基准偏置电压Vref作为参考源。所以本实施例的办法是通过比例电阻分压直接从电源电压VCC获取偏置源。
[0097] 请参阅图9，为本发明公开的第二种带隔离直电容的音频功放杂音抑制电路的示意图，该电路中的基准偏置电压Vref产生电路、开关逻辑控制电路901以及共模电平VCM产生电路902与实施例一中的不同，其它相同，并在此
基础上还包括：电源VCC、第三电阻R5、第四电阻R6、第零消音开关SW0以及第四消音开关SW4。
[0098] 图9中音频输入源的使能信号EN决定着所述音频输入源的状态，如果所述使能信号EN无效，则所述音频输入源处于待机状态，如果所述使能信号有效，则所述音频输入源处于工作状态。只要所述音频输入源电路中向外输出音频信号，那么图9中的开关逻辑控制电路中的使能信号EN就有效，所述开关逻辑控制电路就处于正常工作状态。
[0099] 优选的，所述基准偏置电压产生电路具体包括：电源VCC、第五电阻R5以及第四电阻R6，其中：
[0100] 所述电源VCC的输出端通过所述第三电阻R5与所述第二消音开关SW2的第一端相连；所述第二消音开关SW2第二端分别与所述第四电阻R6的第一端、所述第一消音开关SW1的第一端和所述第二反馈比例电阻R4第二端相连；所述第四电阻R6的第二端接地；
[0101] 所述共模电压VCM产生电路可以包括：上述基准偏置电压产生电路、以及第三放大器以及第三电容，其中：所述基准偏置电压产生电路的输出端与所述第三放大器的同相输入端相联；
[0102] 所述第三放大器的输出端分别与所述第三电容的一端和所述第三放大器的反相输入端相连；
[0103] 所述第三电容的另一端接地。
[0104] 所述共模电压VCM产生电路还可以如实施例一中的共模电压VCM产生电路。
[0105] 相应的，所述一种带隔离直电容的音频功放杂音抑制电路还包括：第零消音开关SW0以及第四消音开关SW4，其中：
[0106] 所述第四消音开关SW4的第一端与所述第四电阻R6的第一端相连，所述第四消音开关SW4的第二端与所述第二消音开关SW2的第二端相连，所述第四消音开关SW4的控制端由所述开关控制电路产生的控制信号S4控制；所述第零消音开关SW0的第一端与所述第一放大器的反相输出端相连，所述第零消音开关SW0的第二端分别与所述第一反馈比例电阻R3的第一端和所述第二反馈比例电阻R4的第一端相连，所述第零消音开关SW0的控制端由所述开关控制电路产生的控制信号S0控制；
[0107] 在检测到所述音频输入源电路没有音频信号输出的情况下，所述开关逻辑控制电路产生的逻辑控制信号S2控制所述第二消音开关SW2闭合，所述开关逻辑控制电路产生的逻辑控制信号S4控制所述第四消音开关SW4闭合，所述开关逻辑控制电路产生的逻辑控制信号S1控制所述第一消音开关SW1断开，所述开关逻辑控制电路产生的逻辑控制信号S0控制所述第零消音开关SW0断开；
[0108] 在检测到所述音频输入源电路有音频信号输出的情况下，所述开关逻辑控制电路产生的逻辑控制信号S2、S3、S4、S1以及S0分别控制所述第二消音开关SW2、所述第三消音开关SW3以及所述第四消音开关SW4闭合，所述第一消音开关SW1以及所述第零消音开关SW0断开，在检测到所述第一放大器的输出电压值稳定后，所述开关逻辑控制电路产生逻辑控制信号S1控制所述第一消音开关SW1关闭以及所述开关逻辑控制电路产生逻辑控制信号S0控制所述第零消音开关SW0关闭，产生的逻辑控制信号S2、S3以及S4分别控制所述第二消音开关SW2、所述第三消音开关SW3以及所述第四消音开关SW4断开。
[0109] 在所述音频输入电路刚刚有音频信号输出的情况下，如果没有所述第零消音开关SW0，那么在所述第三消音开关SW3以及所述第四消音开关SW4闭合后，所述第一放大器的反向输入端的电压会被拉低；在检测到所述第一放大器的输出电压值稳定的情况下，如果没有所述第四消音开关SW4，所述节点3的电压就会被拉低，这两种情况都会影响到所述隔离直电容的电压，使所述电路产生“Pop-clikc”音，所以必须要有所述第零消音开关SW0以及所述第四消音开关SW4。
[0110] 具体的，所述第零消音开关SW0可以为MOS管，所述第零消音开关SW0的第一端为源极、第二端为漏极以及控制极为栅极或第一端为漏极、第二端为源极以及控制极为栅极；所述第零消音开关SW0还可以为晶体管，所述第零消音开关SW0的第一端为发射极，第二端为集电极和控制端为基极。所述第四消音开关SW4可以为MOS管，所述第四消音开关SW4的第一端为源极、第二端为漏极以及控制极为栅极或第一端为漏极、第二端为源极以及控制极为栅极；所述第四消音开关SW4还可以为晶体管，所述第四消音开关SW4的第一端发电极、第二端为集射极和控制端为基极。
[0111] 优选的，在本发明实施例中由于增加了所述第零消音开关SW0以及所述第四消音开关SW4，所述开关逻辑控制电路与实施例一中的不同，包括：第一RS锁存器、六个非门、三个与非门以及N个D触发器所述N为大于或等于2的自然数，如图10所示，为本发明实施例二公开的开关逻辑控制电路的电路图，由于D触发器可能有多个，所以采用“…”表示D触发器的省略，其中：
[0112] 第一个D触发器801的D端与所述第一个D触发器801的反向输出端相连，所述第一个D触发器801的CLK端与时钟信号相连，所述第一个D触发器801的反向输出端与第二个D触发器的CLK端相连；所述第二个D触发器的D端与所述第二个触发器的反向输出端相连，以此类推，所述第N-1个D触发器的反向输出端与第N个D触发器802的CLK端相连，所述第N个D触发器的D端与所述第N个触发器的反向输出端相连；
[0113] 所述第N个D触发器的同相输出端与所述第一RS锁存器803的S端相连；
[0114] 所述第一RS锁存器803的Q端分别与第一个与非门804的第一输入端、第二个与非门805的第一输入端以及第一个非门806的输入端相连；所述第一个与非门804的第二输入端分别与所述第二个与非门805的第二输入端以及第三个与非门807的第一输入端相连；所述第三个与非门807的第二输入端与所述第一个非门806的输出端相连；
[0115] 第二个非门808的输入端为使能信号EN(对于所述使能信号EN的描述请参考实施例一中图6里对开关逻辑控制电路以及音频输入源电路中使能信号的描述)输入端，所述第二个非门808的输出端分别与所述第一个D触发器801的RESET端、第二个D触发器的RESET端、第N-1个D触发器的RESET端、第N个D触发器802的RESET端以及所述第一RS锁存器803的R端相连，所述第一RS锁存器803的R端与第三个非门809的输入端相连；所述第三个非门809的输出端与所述第三个与非门807的第二输入端相连；
[0116] 所述第一个与非门804的输出端输出所述逻辑控制信号S4；所述第一个与非门804的输出端与第四个非门810的输入端相连，所述第四个非门810的输出端输出所述逻辑控制信号S0；所述第二个与非门805的输出端输出逻辑控制信号S2；所述第二个与非门
805的输出端与所述第五个非门811的输入端相连，所述第五个非门811的输出端输出所述逻辑控制信号S1；所述第三个与非门807的输出端与第六个非门812的输入端相连，所述第六个非门812的输出端输出所述逻辑控制信号S3。
[0117] 如图11所示，为本发明实施例二中VCM以及本实施例公开的开关逻辑控制电路产生控制信号S0、S1、S2、S3、S4之间的逻辑时序关系图。由图11中可以看出控制信号S0与S1，S2与S4的逻辑时序是一样的。图中所述使能信号EN与实施例一中的相同，标示所述音频输入源电路的工作状态，其中，为了画图方便，将同一个信号电平相同的地方用“…”表示，只画出了各个信号不同的部分。
[0118] 结合图11的时序图与图9所示的电路示意图对本发明实施例消除原理进行说明：
[0119] 起始时，所述音频输入源电路处于待机状态，所述第零消音开关SW0、所述第一消音开关SW1以及所述第三消音开关SW3断开，所述第二消音开关SW2以及所述第四消音开关SW4关闭，节点3被拉至(R6/(R5+R6))*VCC。为了使节点3处的电压稳定不变，设计R5，R6时应保证(R6/(R5+R6))*VCC的值与所述Vref值相等。
[0120] 在检测到所述音频输入源电路中有音频信号输出时，控制所述第零消音开关SW0以及所述第一消音开关SW1断开，所述第二消音开关SW2、所述第三消音开关SW3以及所述第四消音开关SW4关闭。断开所述第一消音开关SW1，关闭所述第三消音开关SW3的作用是使所述第一放大器连接成单位增益缓冲器形式，从而使节点2跟随VCM快速上电。所述第零消音开关SW0断开，是为了防止节点1在VCM充电初期，其上电位较低，通过第二反馈比例电阻R4将所述节点3的电位拉低。此时节点3保持电位(R6/(R5+R6))*VCC，实施例一中的电路不存在此问题，因为参考源Vref有较强驱动能力，不会被拉低。
[0121] 共模电平VCM足够稳定后，所述第二消音开关SW2、所述第三消音开关SW3以及所述第四消音开关SW4断开，所述第零消音SW0以及所述第一消音开关SW1关闭，此时节点3被拉至共模电平VCM。
[0122] 没有音频输出时，所述音频输入电路处于待机状态，所述第零消音开关SW0、所述第一消音开关SW1以及所述第三消音开关SW3断开，所述第二消音开关SW2以及所述第四消音开关SW4关闭，使节点3重新被拉至(R6/(R5+R6))*VCC。VCM不影响节点3，其自由掉电即可。
[0123] 由以上分析可知，整个过程，节点3被拉至2个不同的参考源，分别为(R6/(R5+R6))*VCC和VCM，若设计中保证这两个电平的电位相等，则节点3在整个过程中的电压均不会变化。因此，输出是不会有杂音产生的。
[0124] 本
说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
[0125] 还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
[0126] 结合本文中所公开的实施例描述的方法或
算法的步骤可以直接用
硬件、处理器执行的
软件模块，或者二者的结合来实施。
软件模块可以置于随机
存储器(RAM)、内存、
只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、
硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。
[0127] 对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种
修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
