技术领域
[0001] 本
发明涉及电源技术领域，更具体涉及一种无阈值电压损失的可重构型升压
电荷泵。
背景技术
[0002]
开关电容电压变换器相对低压差线性稳压器而言具有工作在高电压转换倍率下仍能维持较高转换效率的特点，而开关电容电压变换器和DC-DC
开关电源相比则具有体积小，无需电感元件易于集成的优势。以上特性使得开关电容电压变换器广泛应用在便携性
电子设备、单电源供电的数模混合
电路以及
能量采集系统中并引起了工程师和学者越来越多的关注。
[0003] 传统的可重构升压电荷泵结构如图1所示，为了实现电荷泵电压转换倍率的改变，通常选择
短路部分电荷泵电路以变更实际
串联在输出端和输入端之间的电荷泵阶级数，这样的方案需要配置大量的开关通路且电荷泵在低于最高电压转换倍率工作时部分浮置电容因被短路而闲置，存在较严重的器件浪费问题，同时现有的技术中还存在阈值损失的问题，这意味传统的可重构升压电荷泵存在着芯片面积较大和功率
密度较低的问题。
发明内容
[0004] 本发明所要解决的技术问题在于如何避免可重构升压电荷泵中存在的器件浪费、阈值电压损失的问题。
[0005] 本发明是通过以下技术方案解决上述技术问题的，具体技术方案如下：
[0006] 一种无阈值电压损失的可重构型升压电荷泵，包括：功率级电路、时钟
增压电路、电平转换器、逻辑控
制模块；
[0007] 所述功率级电路包括n+1个NMOS管M1、M2、……Mn+1，n个浮置电容C1、C2、……、Cn，去耦电容Cout，并将n+1个NMOS管进行级联，NMOS管M1、M2、……、Mn的源极分别与浮置电容C1、C2、……、Cn的上极板连接，NMOS管M1的漏极与输入电源Vin连接，NMOS管Mn+1的源极与去耦电容Cout的上极板连接，去耦电容Cout的下极板接地，NMOS管Mn+1的源极作为电荷泵的输出端与负载进行连接，负载与去耦电容并联，浮置电容C1、C2、……、Cn的下极板与时钟电路连接或者接地，时钟电路输出第一时钟
信号CLK1、第二
时钟信号CLK2，其中，n为电荷泵级数；
[0008] 所述时钟增压电路的第一输入端、第二输入端、第三输入端分别与输入电源Vin、第一时钟信号CLK1、第二时钟信号CLK2连接，时钟增压电路的输出端与电平转换器的第四输入端连接；
[0009] 所述电平转换器的第一输入端、第二输入端、第三输入端、第四输入端分别与电荷泵的输入电源Vin、前级浮置电容的上极板、前级电平转换器的输出端、时钟增压电路的
输出信号连接，电平转换器的输出端与下一级电平转换器的第三输入端相连；若干个电平转换器进行级联构成了至少一条电平转换器链；
[0010] 至少一条电平转换器链中的每级输出端分别与对应的功率级电路中的NMOS管M1、M2、……、Mn+1的栅极连接；
[0011] 所述逻辑
控制模块的输出端与功率级电路中的控制输入端连接。
[0012] 优选地，所述电平转换器链为两条时，根据n个浮置电容将电平转换器链串成n级，当n为奇数时，NMOS管M1、M3、……Mn-2、Mn的栅端分别连接到第二条电平转换器链的奇数级电平转换器的输出端，NMOS管M2、M4、……Mn-1的栅端分别连接到第一条电平转换器链的偶数级电平转换器的输出端；当n为偶数时，NMOS管M1、M3、……Mn-1的栅端分别连接到第二条电平转换器链的奇数级电平转换器的输出端，NMOS管M2、M4、……Mn的栅端分别连接到第一条电平转换器链的偶数级电平转换器的输出端。
[0013] 优选地，所述可重构的工作过程为：当n为4时，
[0014] 当电荷泵工作在两倍电压转换率状态下，NMOS管M2、M4、M5恒导通，浮置电容C1、C2的下极板接第一时钟信号CLK1，浮置电容C3、C4的下极板接地，浮置电容C1、C2等效为一个浮置电容，浮置电容C3、C4与去耦电容Cout等效为一个电容值为C3、C4、Cout之和的去耦电容；
[0015] 当电荷泵工作在三倍电压转换倍率状态下，NMOS管M2、NMOS管M4恒导通，浮置电容C1、C2的下极板接第一时钟信号CLK1，浮置电容C3、C4的下极板接第二时钟信号CLK2，NMOS管M2恒导通使得浮置电容C1、C2等效为一个浮置电容，NMOS管M4恒导通使得浮置电容C3、C4等效为一个浮置电容，电路实际等效为二级电荷泵，由于工作在此状态下电荷泵的浮置电容值相当于五倍电压转换倍率和四倍电压转换倍率状态下的两倍，使得电荷泵的等效内阻减小；
[0016] 当电荷泵工作在四倍输入电压转换倍率下，NMOS管M5恒导通，其余功率开关管交替导通，浮置电容C4的下极板电压为恒为零，浮置电容C4与电容Cout等效为一个去耦电容，浮置电容C4工作状态的改变使得电荷泵的电压转换倍率发生改变的同时增大了电荷泵的去耦电容，减小了电荷泵的
输出电压纹波；
[0017] 当电荷泵工作在五倍输入电压转换率下，浮置电容C1、浮置电容C3的下极板接第一时钟信号CLK1，浮置电容C2、浮置电容C4的下极板接第二时钟信号CLK2，NMOS管M1、M2、M3、M4、M5的工作状态均在开关状态下。
[0018] 优选地，所述时钟增压电路包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6，第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6，第六电容C6、第七电容C7；
[0019] 第一PMOS管P1的源极、第二PMOS管P2的源极、第五NMOS管N5的漏极、第六NMOS管N6的漏极都相连，作为时钟增压电路的第一输入端，并输入电源Vin；第一PMOS管P1的栅极、第一NMOS管N1的栅极、第六电容C6的下极板都相连，作为时钟增压电路的第二输入端，并输入时钟信号CLK1；第二PMOS管P2的栅极、第二NMOS管N2的栅极、第七电容C7的下极板都相连，作为时钟增压电路的第三输入端，并输入时钟信号CLK2；第一PMOS管P1的漏极、第一NMOS管N1的漏极相连后与第三PMOS管P3、第三NMOS管N3的栅极连接；第二PMOS管P2的漏极、第二NMOS管N2的漏极相连后与第四PMOS管P4、第四NMOS管N4的栅极连接；第三PMOS管P3的漏极、第三NMOS管N3的漏极相连后作为时钟增压电路的第一输出端；第四PMOS管P4的漏极、第四NMOS管N4的漏极相连后作为时钟增压电路的第二输出端；第六电容C6的上极板、第五NMOS管N5的源极、第五PMOS管P5的源极、第六NMOS管N6的栅极、第六PMOS管P6的栅极、第三PMOS管P3的源极相连接；第七电容C7的上极板、第六NMOS管N6的源极、第六PMOS管P6的源极、第五NMOS管N5的栅极、第五PMOS管P5的栅极、第四PMOS管P4的源极相连接，其中，时钟增压电路的第一输出端与奇数级电平转换器的第四输入端连接，时钟增压电路的第二输出端与偶数级电平转换器的第四输入端连接。
[0020] 优选地，所述时钟增压电路的工作过程为：
[0021] 在第六电容C6、第七电容C7充电时，第六电容C6和第七电容C7的下极板电势为零；
[0022] 当第六电容C6、第七电容C7充电结束时，第六电容C6、第七电容C7的上极板电势的值等于输入电源Vin的电势；
[0023] 在第六电容C6、第七电容C7放电时，第六电容C6、第七电容C7的下极板电势分别为第一时钟信号CLK1、第二时钟信号CLK2的高电平相对应的电势，第六电容C6的上极板电势为输入电源Vin的电势加上第一时钟信号CLK1的高电平相对应的电势的和，即为VCLK1，第七电容C7的上极板电势为输入电源Vin的电势加上第二时钟信号CLK2的高电平相对应的电势之和，即为VCLK2；
[0024] 时钟增压电路的第一输出端能得到第一时钟信号CLK1相同
频率、相同占空比且高电平为VCLK1，低电平为零的输出信号，时钟增压电路的第二输出端能得到第二时钟信号CLK2相同频率、相同占空比且高电平为VCLK2，低电平为零的输出信号。
[0025] 优选地，所述电平转换器包括第七PMOS管P7、第八PMOS管P8、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9以及第八电容C8，第七PMOS管P7的源极作为电平转换器的第二输入端，第七PMOS管P7的漏极与第八电容C8的下极板和第七NMOS管N7的漏极相连，第七PMOS管P7的栅极、第七NMOS管N7的栅极、第八PMOS管P8的栅极、第八NMOS管N8的栅极相连作为电平转换器的第三输入端，第七NMOS管N7、第八NMOS管N8的源极接地；第八PMOS管P8的漏极、第八NMOS管N8的漏极连接在一起作为电平转换器的输出端，第八电容C8的上极板与第九NMOS管N9和第八PMOS管P8的源极相连；第九NMOS管N9的漏极作为电平转换器的第一输入端，第九NMOS管N9的栅极作为电平转换器的第四输入端，其中，第一输入端接输入电源Vin信号，第二输入端接前级浮置电容的上极板，第三输入端接前级电平转换器的输出信号，第四输入端连接时钟增压电路的输出信号，第一级电平转换器没有前级电平转换器和浮置电容，则第一级电平转换器的第二输入端接输入电源Vin，第一级电平转换器的第三输入端与时钟信号或时钟信号的反相信号连接。
[0026] 优选地，所述电平转换器的工作过程为：
[0027] 在电荷泵工作时，电平转换器在以下两种状态中相互切换；
[0028] 第一种工作状态为：前级电平转换器的输出信号为高电平，第七NMOS管N7导通，第七PMOS管P7关断，第八电容C8的下极板接地；第四输入端为高电平时，第九NMOS管N9导通，输入电源Vin对第八电容C8充电，充电结束时，第八电容C8的上极板电势为输入电源Vin电势，由于前级电平转换器的输出信号为高电平，第八PMOS管P8关断，第八NMOS管N8导通，则输出端输出电势为零；
[0029] 第二种工作状态为：第四输入端信号也相应的翻转为低电平，此时第七PMOS管P7、第八PMOS管P8导通，第七NMOS管N7、第八NMOS管N8、第九NMOS管N9关断，第八电容C8的下极板接前一级电荷泵的浮置电容的上极板，利用第八电容C8的耦合作用，在输出端产生电势值为第三输入端电势加输入电源电势的输出。
[0030] 优选地，所述逻辑控制模块的
输入信号为两位状态
控制信号。
[0032] 本发明采用了整合电容的方案使得电路中无需配置过多的功率开关管，在减小电路占用的芯片面积的同时降低电荷泵的内阻，减小了输出电压纹波；时钟增压电路、电平转换器的引入消除了电荷泵中功率管的阈值电压损失，使得电荷泵能够以较少的串联级数输出预期的电压值。本电路采用整合浮置电容的方式实现电荷泵的重构，这不仅减少对功率开关管数量的要求而且降低了电荷泵的内阻、减小了输出电压纹波、提高了功率密度和转换效率。
[0033] 本发明中引用两条电平转换器链实现将反向
电流进行消除，反向电流消除技术的引入消除了电荷泵内部的反向电流，提高了电荷泵的转换效率。
[0034] 时钟增压电路的输出端输出的信号作为电平转换器的输入信号，能够消除电平转换器中NMOS管的阈值电压损失。
[0035] 电平转换器的输出端与功率级电路中功率开关管的栅端相连，消除功率开关管的阈值电压损失。
附图说明
[0036] 图1为传统可重构电荷泵的原理示意图。
[0037] 图2为本发明
实施例的无阈值电压损失的可重构升压电荷泵的结构意图。
[0038] 图3为本发明实施例的无阈值电压损失的可重构升压电荷泵的电路图一。
[0039] 图4为本发明实施例的无阈值电压损失的可重构升压电荷泵的电平转换器的引脚连接标识放大图。
[0040] 图5为本发明实施例的无阈值电压损失的可重构升压电荷泵的工作原理图。
[0041] 图6为本发明实施例的无阈值电压损失的可重构升压电荷泵的时钟增压电路的电路图。
[0042] 图7为本发明实施例的无阈值电压损失的可重构升压电荷泵的电平转换器的电路图。
[0043] 图8为本发明实施例的无阈值电压损失的可重构升压电荷泵的电路图二。
[0044] 图9为本发明实施例的无阈值电压损失的可重构升压电荷泵的电路图三。
[0045] 图10为本发明实施例的无阈值电压损失的可重构升压电荷泵的电路图四。
[0046] 图11为本发明实施例的无阈值电压损失的可重构升压电荷泵在不同状态变量控制下的瞬态仿真图一。
[0047] 图12为本发明实施例的无阈值电压损失的可重构升压电荷泵在不同状态变量控制下的瞬态仿真图二。
具体实施方式
[0048] 下面对本发明的实施例作详细说明，本实施例在以本发明技术方案为前提下进行实施，给出了详细的实施方式和具体的操作过程，但本发明的保护范围不限于下述的实施例。
[0049] 如图2所示，无阈值电压损失的可重构升压电荷泵，包括：功率级电路、时钟增压电路、电平转换器、逻辑控制模块；
[0050] 同时参阅图3所示，功率级电路包括n+1个NMOS管M1、M2、……Mn，n个浮置电容C1、C2、……，去耦电容Cout，并将n+1个NMOS管进行级联，NMOS管M1、M2、……、Mn的源极分别与浮置电容C1、C2、……、Cn的上极板连接，NMOS管M1的漏极与输入电源Vin连接，NMOS管Mn+1的源极与去耦电容Cout的上极板连接，去耦电容Cout的下极板接地，NMOS管Mn+1的源极作为电荷泵的输出端Vout与负载进行连接，负载与去耦电容并联，浮置电容C1、C2、……、Cn的下极板与时钟电路进行连接或者接地，时钟电路输出第一时钟信号CLK1、第二时钟信号CLK2，根据升压转换倍率将浮置电容C1、C2、……、Cn的下极板输入在第一时钟信号CLK1、CLK2以及接地之间切换进行连接，具体的，参见图4。其中，n为电荷泵级数。
[0051] 时钟增压电路的第一输入端、第二输入端、第三输入端分别与输入电源Vin、第一时钟信号CLK1、第二时钟信号CLK2连接，时钟增压电路的输出端与电平转换器的第四输入端连接；
[0052] 电平转换器的第一输入端、第二输入端、第三输入端、第四输入端分别与电荷泵的输入电源Vin、前级浮置电容的上极板、前级电平转换器的输出端、时钟增压电路的输出信号连接，电平转换器的输出端与下一级电平转换器的第三输入端相连；若干个电平转换器进行级联构成了至少一条电平转换器链；
[0053] 至少一条电平转换器链中的每级输出端分别与对应的功率级电路中的NMOS管M1、M2、……、Mn+1的栅极连接；
[0054] 逻辑控制模块的输入信号为两位状态控制信号，两位状态控制信号要么是高电平、要么低电平，逻辑控制模块的输出端与功率级电路中的控制输入端连接。其中，逻辑控制模块由
门电路和模拟开关构成，其作用是根据状态信号a,b，输出控制信号，控制浮置电容下极板所接信号以及电荷泵内部信号流向。其中，逻辑控制模块通过NMOS管与电平转换器的输出端连接，实现逻辑控制模块的输出端与功率级电路中的控制输入端连接，输出不同的控制信号。
[0055] 具体的，如图3所示，本实施例中n的个数为4，两条电平转换器链，则，功率级电路包括功率开关管NMOS管M1、M2、M3、M4、M5，浮置电容C1、C2、C3、C4，去耦电容Cout，电平转换器的个数为九个LS1-LS9，将九个电平转换器分成两路第二电平转换器链，第一条电平转换器链包括4个电平转换器LS6、LS7、LS8、LS9，第二条电平转换器链包括5个电平转换器LS1、LS2、LS3、LS4、LS5，通过功率开关管、电平转换器、浮置电容的连接实现四级电平倍率转换。其中，如图4是对应图3中电平转换器对应的引脚
连接线的放大标识图。
[0056] 具体的，NMOS管M1、M2、M3、M4的漏极与分别与电容C1、C2、C3、C4的上极电板连接，NOMS管M1的栅极与第二条电平转换器链的第一级电平转换器LS1的输出端连接，第一级电平转换器的输出端输出的高电平分别为2Vin，NMOS管M2的栅极通过开关管与第一条电平转换器链的第二级电平转换器LS7的输出端连接，第二级电平转换器的输出端输出的高电平分别为3Vin，NMOS管M3的栅极与第二条电平转换器链的第三级电平转换器LS3的输出端连接，第三级电平转换器的输出端输出的高电平分别为4Vin，NMOS管M4的栅极与第一条电平转换器链的第四级电平转换器LS9的输出端连接，第四级电平转换器的输出端输出的高电平分别为5Vin，NMOS管M5的栅极与第二条电平转换器链的第五级电平转换器LS5的输出端连接，第五级电平转换器的输出端输出的高电平分别为6Vin。NMOS管M1的漏极与输入电源Vin连接，NMOS管M5的源极与去耦电容Cout的上极板连接，去耦电容Cout的下极板接地，NMOS管M5的源极作为输出端与负载R进行连接，负载R与去耦电容Cout并联；其中，与之相连的功率级电路中得五个NMOS功率开关管M1、M2、M3、M4和M5的漏极电压最高值分别为1Vin、2Vin、3Vin、4Vin、5Vin，即功率开关管M1、M2、M3、M4和M5导通时的栅源电压比漏源电压高Vin。其中，第一级电平转换器LS1、LS6没有前级电平转换器和浮置电容，则第一级电平转换器LS1、LS6的FC输入端都接输入电源Vin，第一级电平转换器LS1的CLK输入端与第一级电平转换器LS6的CLK输入端时钟信号CLK2的反相信号连接，其中，时钟信号CLK1与时钟信号CLK2信号差半个周期。如图10、图11所示，在时间time为0-20us时间内，电压的变化是一个连续的过程且在每个每级电压是个变化的过程。
[0057] 如图5所示，当电荷泵工作在2Vin电压转换率状态下，NMOS管M2、M4、M5恒导通，浮置电容C1、C2的下极板接第一时钟信号CLK1，浮置电容C3、C4的下极板接地，浮置电容C1、C2等效为一个浮置电容，浮置电容C3、C4与浮置电容Cout等效为一个电容值为浮置电容C3、C4、Cout之和的去耦电容。
[0058] 当电荷泵工作在3Vin电压转换倍率状态下，NMOS管M2、NMOS管M4恒导通，浮置电容C1、C2的下极板接时钟信号CLK1，电容C3、C4的下极板接时钟信号CLK2，NMOS管M2恒导通使得浮置电容C1、C2等效为一个浮置电容，NMOS管M4恒导通使得浮置电容C3、C4等效为一个浮置电容，电路实际等效为二级电荷泵，由于工作在此状态下电荷泵的浮置电容值相当于五倍电压转换倍率和四倍电压转换倍率状态下的两倍，使得电荷泵的等效内阻减小。
[0059] 当电荷泵工作在四倍输入电压转换倍率下，浮置电容C1、C3的下极板接时钟信号CLK1信号，浮置电容C2的下极板接时钟信号CLK2信号，浮置电容C4、Cout的下极板接地；NMOS管M5恒导通，其余功率开关管交替导通，浮置电容C4的下极板电压为恒为零，浮置电容C4与电容Cout等效为一个去耦电容，浮置电容C4工作状态的改变使得电荷泵的电压转换倍率发生改变的同时增大了电荷泵的去耦电容，减小了电荷泵的输出电压纹波；
[0060] 当电荷泵工作在五倍输入电压转换率下，浮置电容C1、浮置电容C3的下极板接第一时钟信号CLK1，浮置电容C2、浮置电容C4的下极板接第二时钟信号CLK2，NMOS管M1、M2、M3、M4、M5的工作状态均在开关状态下。
[0061] 如图6所示，时钟增压电路包括PMOS管P1、PMOS管P2、PMOS管P3、PMOS管P4、PMOS管P5、PMOS管P6，NMOS管N1、NMOS管N2、NMOS管N3、NMOS管N4、NMOS管N5、NMOS管N6，电容C6、电容C7；
[0062] PMOS管P1的源极、PMOS管P2的源极、NMOS管N5的漏极、NMOS管N6的漏极都相连，作为时钟增压电路的第一输入端，并输入电源Vin；PMOS管P1的栅极、NMOS管N1的栅极、电容C6的下极板都相连，作为时钟增压电路的第二输入端，并输入时钟信号CLK1；PMOS管P2的栅极、NMOS管N2的栅极、电容C7的下极板都相连，作为时钟增压电路的第三输入端，并输入时钟信号CLK2；PMOS管P1的漏极、NMOS管N1的漏极相连后与PMOS管P3、NMOS管N3的栅极连接；PMOS管P2的漏极、NMOS管N2的漏极相连后与PMOS管P4、NMOS管N4的栅极连接；PMOS管P3的漏极、NMOS管N3的漏极相连后作为时钟增压电路的输出端Out1；PMOS管P4的漏极、NMOS管N4的漏极相连后作为时钟增压电路的输出端Out2；电容C6的上极板、NMOS管N5的源极、PMOS管P5的源极、NMOS管N6的栅极、PMOS管P6的栅极、PMOS管P3的源极相连接；电容C7的上极板、NMOS管N6的源极、PMOS管P6的源极、NMOS管N5的栅极、PMOS管P5的栅极、PMOS管P4的源极相连接，其中，时钟增压电路的输出端Out1与奇数级电平转换器的H输入端连接，时钟增压电路的输出端Out2与偶数级电平转换器的H输入端连接。
[0063] 其中，时钟增压电路的工作过程为：
[0064] 在电容C6、电容C7充电时，电容C6和电容C7的下极板电势为零；
[0065] 当电容C6、电容C7充电结束时，电容C6、电容C7的上极板电势的值等于输入电源Vin的电势；
[0066] 在第六电容C6、第七电容C7放电时，第六电容C6、第七电容C7的下极板电势分别为时钟信号CLK1、时钟信号CLK2的高电平相对应的电势，电容C6的上极板电势为输入电源Vin的电势加上时钟信号CLK1的高电平相对应的电势的和，即为VCLK1，电容C7的上极板电势为输入电源Vin的电势加上时钟信号CLK2的高电平相对应的电势之和，即为VCLK2；
[0067] 时钟增压电路的输出端Out1能得到时钟信号CLK1相同频率、相同占空比且高电平为VCLK1，低电平为零的输出信号，时钟增压电路的输出端Out2能得到时钟信号CLK2相同频率、相同占空比且高电平为VCLK2，低电平为零的输出信号。时钟增压电路将时钟信号的高电平由Vclk提升至Vclk+Vin，消除了电平转换器中NMOS管N3的阈值电压损失。
[0068] 如图7所示，电平转换器包括PMOS管P7、PMOS管P8、NMOS管N7、NMOS管N8、NMOS管N9以及电容C8，PMOS管P7的源极作为电平转换器的第二输入端，即FC输入端，PMOS管P7的漏极与电容C8的下极板和NMOS管N7的漏极相连，PMOS管P7的栅极、NMOS管N7的栅极、PMOS管P8的栅极、NMOS管N8的栅极相连作为电平转换器的第三输入端，即CLK输入端，NMOS管N7、NMOS管N8的源极接地；PMOS管P8的漏极、NMOS管N8的漏极连接在一起作为电平转换器的输出端，电容C8的上极板与NMOS管N9和PMOS管P8的源极相连；NMOS管N9的漏极作为电平转换器的第一输入端，即Vin输入端，NMOS管N9的栅极作为电平转换器的第四输入端，即H输入端，其中，Vin输入端接输入电源Vin信号，FC输入端接前级浮置电容的上极板，CLK输入端接前级电平转换器的输出信号，H输入端连接时钟增压电路的输出信号，第一级电平转换器没有前级电平转换器和浮置电容，则第一级电平转换器的FC输入端都接输入电源Vin，第一级电平转换器的CLK输入端分别与时钟信号或时钟反相信号连接，即当电荷泵为一条电平转换器链时，第一级电平转换器的CLK输入端与时钟信号CLK1连接；当电荷泵为两条电平转换器链时，第一条第一级电平转换器的CLK输入端与时钟信号CLK1连接，第二条第二级电平转换器的CLK输入端与时钟信号CLK2的反相信号连接。
[0069] 其中，电平转换器的工作过程为：
[0070] 在电荷泵工作时，电平转换器在以下两种状态中相互切换；
[0071] 第一种工作状态为：前级电平转换器的输出信号即时钟信号CLK端为高电平，第七NMOS管N7导通，第七PMOS管P7关断，第八电容C8的下极板接地；第四输入端为高电平时，第九NMOS管N9导通，输入电源Vin对第八电容C8充电，充电结束时，第八电容C8的上极板电势为输入电源Vin电势，由于前级电平转换器的输出信号为高电平，第八PMOS管P8关断，第八NMOS管N8导通，则输出端输出电势为零；
[0072] 第二种工作状态为：第四输入端信号也相应的翻转为低电平，此时第七PMOS管P7、第八PMOS管P8导通，第七NMOS管N7、第八NMOS管N8、第九NMOS管N9关断，第八电容C8的下极板接前一级电荷泵的浮置电容的上极板，利用第八电容C8的耦合作用，在输出端产生电势值为第三输入端电势加输入电源电势的输出。
[0073] 如图8所示，图8与图3的区别在于，图8中只有一条电平转换器链，将五个电平转换器进行连接，电平转换器链中的每级输出端分别与对应的功率级电路中的NMOS管M1、M2、……、M5的栅极连接，NMOS管M1、M2、……M5的栅端分别连接到电平转换器链的输出端，电平转换器的CLK输入端与时钟信号CLK1连接。
[0074] 图9、图10不能实现可重构升压，图中CB表示时钟增压电路，时钟增压电路的输出端out1与奇数级电平转换器的H输入端连接，时钟增压电路的输出端out2与偶数级电平转换器的H输入端连接，图9利用五个电平转换器进行连接组成一条电平转换器链，图10利用9个电平转换器，组成两条电平转换器链，图8、9、10都能解决阈值损失问题，同时图3、10中的两条链路还能解决反向电流问题。本发明中引用时钟增压电路和电平转换器，由于时钟增压电路将时钟信号的高电平由Vclk提升至Vclk+Vin，消除了电平转换器中NMOS管N3的阈值电压损失，则图3、图8、图9、图10中都引入时钟增压电路和电平转换器，并且只要Vin大于功率开关管M1、M2、M3、M4和M5的阈值电压就可以使功率开关管M1、M2、M3、M4和M5工作在深线性区，此时功率开关管M1、M2、M3、M4和M5等效为一个
电阻，输入电源为电荷泵提供
能源，时钟信号确定电路的工作频率(此处时钟信号高电平与输入
电源电压相同)，本发明正是利用这一原理消除了电荷泵的阈值电压损失。本发明解决的阈值与现有技术相比的Dickson电荷泵、四
相位时钟电荷泵、Jieh-TsorngWu电荷泵进行比较，从建立时间、空载输出、效率进行比较，具体如下表：
[0075]
[0076] 综上，从图3、图5、图8实现了重构升压，其中，在实现重构升压过程中，重构升压电荷泵的器件都进行了利用，电路中无需配置过多的功率开关管，在减小电路占用的芯片面积的同时降低了电荷泵的内阻，减小了输出电压纹波。
[0077] 以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何
修改、等同替换和改进等，均应包含在本发明的保护范围之内。
