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具有感光性介电层和结构化导电层的部件承载件

阅读：621发布：2020-05-08

专利汇可以提供具有感光性介电层和结构化导电层的部件承载件专利检索，专利查询，专利分析的服务。并且描述了部件承载件，包括：(a)包括至少一种部件承载件材料的层堆叠体；以及(b)形成在层堆叠体的顶部上的感光性介电层结构。感光性介电层结构具有在竖向上延伸穿过感光性介电层结构的至少一个凹部。上述至少一个凹部是通过使在由形成于感光性介电层结构上的导电层结构的空间图案限定的区域中的感光性介电层结构部分地移除而形成的。空间图案包括形成在导电层结构内的开口。还描述了用于制造这种部件承载件的方法。，下面是具有感光性介电层和结构化导电层的部件承载件专利的具体信息内容。

权利要求

1.一种部件承载件，包括：
层堆叠体，所述层堆叠体包括至少一种部件承载件材料；以及
形成在所述层堆叠体的顶部上的感光性介电层结构，其中，所述感光性介电层结构具有在竖向上延伸穿过所述感光性介电层结构的至少一个凹部，所述至少一个凹部是通过使下述区域中的所述感光性介电层结构部分地移除而形成的，所述区域由形成在所述感光性介电层结构上的导电层结构的空间图案限定，其中，所述空间图案包括形成在所述导电层结构内的开口。
2.根据权利要求1所述的部件承载件，还包括：
形成在所述感光性介电层结构上的所述导电层结构。
3.根据权利要求1所述的部件承载件，其中，
在其中形成有开口的所述导电层结构包括由铜、铝、镍、银、钛和金构成的组中的至少一种。
4.根据权利要求1所述的部件承载件，还包括：
设置在所述至少一个凹部内的和/或形成在所述导电层结构上的导电材料。
5.根据权利要求4所述的部件承载件，其中，
设置在所述至少一个凹部内的导电材料形成下述中的至少一种：
延伸穿过所述感光性介电层结构的过孔连接件；以及
在与所述凹部的竖向延伸相垂直的平面内的图案。
6.根据权利要求1所述的部件承载件，其中，
所述凹部形成在所述感光性介电层结构内的腔。
7.根据权利要求6所述的部件承载件，还包括：
容纳在所述至少一个凹部内的至少一个部件。
8.根据权利要求7所述的部件承载件，其中，
所容纳的部件选自由下述构成的组：电子部件、非导电和/或导电嵌体、传热单元、能量收集单元、有源电子部件、无源电子部件、电子芯片、存储设备、滤波器、集成电路、信号处理部件、功率管理部件、光电接口元件、电压转换器、密码部件、发射器和/或接收器、机电换能器、致动器、微机电系统、微处理器、电容器、电阻器、电感、累加器、开关、相机、天线、磁性元件、另外的部件承载件和逻辑芯片。
9.根据权利要求1所述的部件承载件，还包括：
形成在所述层堆叠体的底部处的另外的感光性介电层结构，其中，所述另外的感光性介电层结构具有在竖向上延伸穿过所述另外的感光性介电层结构的至少一个另外的凹部，所述至少一个另外的凹部是通过使在下述另外的区域中的所述另外的感光性介电层结构部分地移除而形成的，所述另外的区域由形成于所述另外的感光性介电层结构的底部处的另外的导电层结构的另外的空间图案限定，其中，所述另外的空间图案包括形成在所述另外的导电层结构内的另外的开口。
10.根据权利要求1所述的部件承载件，其中，
所述层堆叠体包括晶圆的至少一部分，特别是晶圆的单一化的半导体件。
11.根据权利要求10所述的部件承载件，其中，所述层堆叠体包括：
另外的晶圆的至少一部分；以及
形成在所述晶圆与所述另外的晶圆之间的承载件结构。
12.根据权利要求1所述的部件承载件，其中，
所述部件承载件被配置为层压型部件承载件。
13.根据权利要求1所述的部件承载件，其中，
所述部件承载件材料包括由下述构成的组中的至少一种：树脂，特别是增强或非增强树脂，例如环氧树脂或双马来酰亚胺三嗪树脂；氰酸酯；聚亚苯基衍生物；玻璃；预浸材料；
聚酰亚胺；聚酰胺；液晶聚合物；环氧基积层膜；聚四氟乙烯；陶瓷；以及金属氧化物。
14.根据权利要求1所述的部件承载件，其中，
所述部件承载件被配置为由印刷电路板和基板构成的组中的一种。
15.根据权利要求1所述的部件承载件，其中，
所述层堆叠体包括导电材料，所述导电材料包括由下述构成的组中的至少一种：铜、铝、镍、银、金、钯和钨，所提及材料中的任何一种可选地涂覆有超导材料诸如石墨烯。
16.一种用于制造部件承载件的方法，所述方法包括：
提供包括至少一种部件承载件材料的层堆叠体；
在所述层堆叠体上形成感光性介电层结构；
在所述感光性介电层结构上形成导电层结构的空间图案，其中，所述空间图案包括形成在所述导电层结构内的开口；
使所述感光性介电层结构暴露于电磁辐射，其中，所述导电层结构的所述空间图案表示用于使所述感光性介电层结构的预定区域选择性地暴露的掩模；以及
根据所述空间图案从所述感光性介电层结构选择性地移除材料。
17.根据权利要求16所述的方法，其中，
将所述层堆叠体、所述感光性介电层结构和所述导电层结构通过层压程序组装在一起。
18.根据权利要求16所述的方法，还包括：
在至少一个凹部内和/或在所述导电层结构上形成导电材料。

说明书全文

具有感光性介电层和结构化导电层的部件承载件

技术领域

[0001] 本发明涉及用作用于构建电子组件(即包括一个或多个电子部件的电子电路)的支撑结构的部件承载件的技术领域。

背景技术

[0002] 部件承载件诸如印刷电路板(PCB)是用于形成电子组件、相应的电子电路的至少一个电子部件的支撑结构。表示互连布线的导体迹线由特别是包括铜的薄金属层形成。导体迹线通过对导电层进行适当的结构化或图案化形成，导电层设置在部件承载件的电绝缘层的顶部或下方。电子部件可以安装在部件承载件的上表面或下表面。在一些应用中，电子部件至少部分地嵌入部件承载件(的容积)内。

[0003] 所谓的多层部件承载件是由若干导电层结构和若干电绝缘或介电层以交替顺序构成的层压堆叠体。为了电连接不同的导电层结构，可以使用延伸至少穿过一个电绝缘层的金属化过孔。

[0004] 电绝缘或介电层结构可以由例如被玻璃纤维网以机械的方式支撑的树脂制成。然而，也可以采用光敏的或感光性(photoimagable，光感应性、可光成像的)树脂来形成部件承载件的介电层结构。可以首先通过将感光性树脂暴露于在空间上结构化的电磁辐射，然后通过从感光性树脂选择性地蚀刻掉材料来将感光性树脂在空间上结构化。为了对入射在感光性树脂上的电磁辐射进行空间上结构化，必须使用特殊的掩模，例如在US2014/0124777A1中描述的。利用感光成像与化学蚀刻的组合，也可以在感光性树脂内形成过孔。

[0005] 可能需要一种可以以简单且有效的方式制造的、包括结构化的感光性介电层的部件承载件。

发明内容

[0006] 通过根据本发明的实施方式可以满足这种需要。

[0007] 根据本发明的第一方面，提供了部件承载件，包括：(a)包括至少一种部件承载件材料的层堆叠体；以及(b)形成在该层堆叠体顶部的感光性介电层结构。感光性介电层结构具有竖向延伸穿过感光性介电层结构的至少一个凹部。通过在由(直接)形成在感光性介电层结构上的导电层结构的空间图案限定的区域中部分地移除感光性介电层结构来形成或已经形成该至少一个凹部。空间图案包括形成在导电层结构内的开口。

[0008] 所描述的部件承载件是基于下述思想：通过将结构化、相应地图案化的导电层结构的空间设计用作用于PID层(结构)的材料的掩模，可以对感光性介电(PID)层结构进行结构化、相应地进行图案化。因此，导电层结构内的至少一个开口使得PID层对于例如通过紫外(UV)辐射的感光成像处理是可接近的。由于感光成像处理程序是技术人员熟知的，因此在本文件中没有给出关于感光成像的基本原理的进一步细节。

[0009] 所描述的导电层结构不仅可以用作用于感光成像的掩模，而且可以同时充当用于(积层的)另外的或附加的导电层结构和/或介电层结构的可以形成所描述的部件承载件的一部分的基极层。这种附加的积层布置可以包括例如所谓的再分布层(RDL)布置，其可以使得集成电子部件的狭窄间隔的电气接点可用于其他彼此更宽地间隔开的位置。

[0010] 层堆叠体可以包括形成在一个在另一个之上的不同的层。不同的层可以包括不同的材料。然而，层堆叠体的至少一个层中的至少一种材料包括如下文阐明的部件承载件材料或印刷电路板材料。层堆叠体以及因此整个部件承载件也可以包括至少一个电绝缘层和至少一个导电层的堆叠体。例如，层堆叠体、相应的部件承载件可以是所提及的电绝缘层和导电层的特别是通过施加机械压力和/或热能形成的层压。可选地设置有相应地包括另外的层(结构)的部件承载件可以提供能够为另外的部件提供大的安装表面并且仍然非常薄且紧凑的板状安装基部。术语“层”和/或“层结构”可以特别地指示连续层、图案化层或公共平面内的多个非连续岛。

[0011] 在本文件的上下文中，术语“部件承载件”可以特别地指示能够在其上和/或其中容纳一个或多个(电子)部件的用于提供机械支撑和/或电连接的任何支撑结构。换言之，部件承载件可以被构造成用于电子部件的机械和/或电子承载件。特别地，部件承载件可以是印刷电路板、(有机)内插物和集成电路(IC)基板中的一种。部件承载件也可以是将上文提及的部件承载件类型中的不同类型相组合的混合板。

[0012] 术语“感光性”可以特别地意指当暴露于具有适当波长的电磁波例如UV光时，内部化学和/或物理结构改变，引起如发展用于形成过孔或图案的光刻工艺。对于一些感光性介电(PID)材料，暴露于光具有下述效果：相应的被暴露的部分变得“不稳定”并且可以用适当的蚀刻处理至少部分地移除。这种类型的PID材料通常称为正PID材料。其他PID材料在用适当的电磁波照射或暴露于适当的电磁波时变得稳定。这意味着，在蚀刻处理时，仅PID材料的被照射部分将保持稳定，并且所有其他部分将至少部分地被移除。这种其他类型的PID材料通常被命名为负PID材料。

[0013] 将导电层结构的空间图案用作用于对PID层进行结构化的掩模可以提供下述优点：与已知的结构化程序例如激光烧蚀或机械切割相比，可以显著提高凹部形成工艺的效率。具体地，可以实现凹部的蚀刻形成的并行化，使得特别是当必须形成大量凹部时，对应的生产量可以显着地比可以利用已知的PID结构化程序来实现的生产量更大，例如大了2到13倍。这当然也降低了工艺成本。

[0014] 根据一实施方式，部件承载件包括形成在感光性介电层结构上的导电层结构。

[0015] 如上文已经在该实施方式中提及的，导电层结构(先前已经被用作掩模)形成(最终的)部件承载件的一部分。此外，特别是当将正PID材料用于感光性介电层结构时，可以实现该实施方式。以完整的措辞，该实施方式可以描述如下：

[0016] 一种部件承载件，包括(a)包括至少一种部件承载件材料的层堆叠体；(b)形成在层堆叠体上的感光性介电层结构；以及(c)在感光性介电层结构上形成的导电层结构，该导电层结构具有至少一个开口；其中，感光性介电层结构具有至少一个凹部，该凹部位于导电层结构的开口下方并在空间上与导电层结构的开口对准。

[0017] 在本文中，术语“对准”可以特别地意指关于x方向和y方向，在形成在导电层结构中的开口与形成在PID层结构中的相应凹部之间没有偏移。因此，x方向和y方向限定了与所描述的部件承载件的各种层的空间延伸相平行的平面。换言之，x方向和y方向两者都垂直于沿其测量部件承载件的层结构的厚度的z方向。

[0018] 根据另一实施方式，导电层结构具有在其中形成的开口，该导电层结构包括由铜、铝、镍、银、钛和金构成的组中的至少一种。这可以提供下述优点：为了实现用于使PID层暴露的掩模，可以依赖广泛接受用于PCB制造的常用材料。这可以便于控制制造所描述的部件承载件。

[0019] 根据另一实施方式，部件承载件还包括设置在至少一个凹部内的和/或形成在导电层结构上的导电材料。

[0020] 根据具体应用，形成在PID层结构内的至少一个凹部可以被完全填充，或者可以仅部分地用导电材料填充。替代性地或组合地，导电层结构可以覆盖有一定厚度的导电材料。

[0021] 导电材料可以是与用于导电层结构的材料相同的材料。这意味着在至少一个凹部的外侧，导电层结构的材料和所描述的导电材料可以累加到(单片状件)材料的常用量。该相同材料尤其可以是铜。

[0022] 需要指出的是，在形成所描述的导电材料之前，可以形成所谓的籽晶层。这种籽晶层可以包括特别是用于所描述的导电材料的材料的仅少量的原子层。籽晶层可以例如通过无电镀覆程序形成。

[0023] 根据另一实施方式，设置在至少一个凹部内的导电材料形成延伸穿过感光性介电层结构的过孔连接件。替代性地或组合地，设置在该至少一个凹部内的导电材料形成在与凹部的竖向延伸相垂直的平面内的图案。

[0024] 由于所描述的PID层结构的空间选择性成像，至少一个凹部可以通过适当的蚀刻程序来实现。这意味着可以在没有钻孔程序诸如例如机械钻孔和/或激光钻孔的情况下完成过孔形成。可以看出蚀刻感光成像的PID层结构的特别的优点是可以用适当的蚀刻程序同时形成大量的过孔。因此，所有过孔都不必具有相同的大小，因为对应的蚀刻物质以空间选择的方式在PID材料上起作用，其中，从PID层结构移除的材料的位置取决于掩模的空间设计。换言之，不同大小的过孔也可以在一个共同的(蚀刻)工艺步骤中形成。

[0025] 特别是与激光钻孔相比，所描述的定位或位置从属的蚀刻的使用可以产生具有更好的几何形状的过孔。具体地，蚀刻的过孔可以具有至少近似完美的柱体形状，该柱体形状与通常用激光钻孔产生的截锥侧壁相比具有陡得多的侧壁。

[0026] 根据另一实施方式，设置在至少一个凹部内的导电材料形成在与凹部的竖向延伸相垂直的平面内的图案。这意味着该图案在与所描述的部件承载件的层的主平面平行的所谓的xy平面内延伸。这可以允许将另外的电子电路添加到部件承载件。

[0027] 根据另一实施方式，凹部在感光性介电层结构内形成腔。腔可以用于容纳另外的部件或结构。腔可以完全延伸穿过PID层结构。替代性地，腔可以仅具有小于PID层结构的厚度的深度。此外，多个凹部、相应的腔可以具有相同的横向大小和/或深度。替代性地，不同的凹部、相应的腔可以具有不同的空间尺寸。

[0028] 根据另一实施方式，部件承载件还包括容纳在至少一个凹部内部的至少一个部件。至少一个凹部的大小可以适于部件的大小。具体地，在比较厚的PID层结构和/或比较薄的部件的情况下，凹部可以仅部分地延伸穿过PID层结构。

[0029] 分别地，为了分别容纳、嵌入部件，可以选择对应的凹部的大小，使得在凹部的对应的内侧壁的侧表面之间存在间隙。在一些实施方式中，该间隙填充有树脂。在其他实施方式中，凹部的大小与部件的大小相同或仅稍微大于部件的大小，使得部件在已经被插入凹部之后以空间限定的方式被容纳。

[0030] 当所描述的所容纳的部件被定位成与应该形成的过孔接近时，上文提及的用于过孔的“无钻孔”蚀刻程序可以是特别有利的。具体地，利用所描述的蚀刻程序，过孔可以形成在与所容纳的部件上或上方极为接近处，而没有损坏部件和/或损坏(直接)形成在所容纳的部件上或上方的再分布层(RDL)布置的风险。这可以是与通过激光钻孔的过孔形成相比的一个重要的优点。

[0031] 根据另一实施方式，所容纳的部件选自由下述构成的组：电子部件、非导电和/或导电嵌体(诸如金属嵌体，优选地包括铜或铝)、传热单元(例如热管)、能量收集单元、有源电子部件、无源电子部件、电子芯片、存储设备(例如DRAM或其他数据存储器)、滤波器、集成电路、信号处理部件、电源管理部件、光电接口元件、发光二极管、光电耦合器、电压转换器(例如DC/DC转换器或AC/DC转换器)、密码部件、发射器和/或接收器、机电换能器、致动器、微机电系统(MEMS)、微处理器、电容器、电阻器、电感、累加器、开关、相机、天线、磁性元件、另外的部件承载件和逻辑芯片。

[0032] 然而，其他部件类型也可以嵌入在部件承载件中。例如，磁性元件可以用作部件。这种磁性元件可以是永磁元件(诸如铁磁元件、反铁磁元件或铁淦氧磁物元件，例如铁氧体磁芯)或者可以是顺磁元件。然而，该部件也可以是基板、内插物或另外的部件承载件，从而实现所谓的板中板配置。部件可以表面安装在部件承载件上和/或嵌入其内部。此外，其他部件还可以用作部件，特别是那些生成和发射电磁辐射和/或对于从环境传送的电磁辐射敏感的部件可以用作部件。

[0033] 根据另一实施方式，部件承载件还包括形成在层堆叠体的底部的另外的感光性介电层结构，其中，另外的感光性介电层结构具有在竖向上延伸穿过另外的感光性介电层结构的至少一个另外的凹部。至少一个另外的凹部通过在另外的区域中部分地移除另外的感光性介电层结构而形成，该另外的区域由(直接)形成在另外的感光性介电层结构的底部处的另外的导电层结构的另外的空间图案限定。另外的空间图案包括形成在另外的导电层结构内部的另外的开口。

[0034] 描述性地来说，所描述的部件承载件包括夹层型布置，其中，层堆叠体位于两个PID层结构之间，即PID层结构和另外的PID层结构之间。因此，在截面图中，该布置可以关于层堆叠体的中间平面对称。这种对称设计可以提供如下优点：在制造所描述的部件承载件期间可能发生的机械应力在该中间平面的两侧(即，上方和下方)可以是相同的。在一些实施方式中，可以利用发生在中间平面的另一侧的对应应力来补偿这种应力的至少一小部分。

[0035] 根据另一实施方式，层堆叠体包括晶圆的至少一部分，特别是晶圆的单一化的半导体片状件。

[0036] 晶圆的一部分可以是至少一个半导体芯片，其已经通过适当的分离或单一化程序从晶圆生成。此外，晶圆可以是所谓的人造晶圆，其中，原始单块晶圆的半导体芯片已被单一化并放置在承载件诸如黏性承载件箔上，以允许同时进一步处理多个半导体芯片。铸型化合物也可以分别用于形成、实现这种人造晶圆。

[0037] 裸露或裸半导体芯片(没有壳体)可以当被集成在所描述的层堆叠体内部时或当形成所描述的层堆叠体的一部分时容易地且以可靠的方式被进一步处理。具体地，通过使用先前已经用作掩模的所描述的PID层结构和/或导电层结构，可以为每个半导体芯片生成另外的积层结构。这种积层可以是例如RDL设置。当然，积层也可以充当壳体用于防护相应半导体芯片。

[0038] 根据另一实施方式，层堆叠体包括(a)另外的晶圆的至少一部分和(b)形成在晶圆(的一部分)和另外的晶圆(的一部分)之间的承载件结构。

[0039] 在该实施方式中，层堆叠体再次形成夹层状布置，其中，所描述的承载件结构位于晶圆(的一部分)与另外的晶圆(的一部分)之间。包括两个晶圆的部件承载件的进一步处理分别可以允许高效率、高生产量的半导体部件处理，其可能结束于有壳体的半导体芯片。因此，当部件承载件在层堆叠体的两侧包括至少两个PID层结构时，可以实现高效且可靠的半导体进一步处理。

[0040] 特别是当以对称方式实现“双晶圆层堆叠体”时，可以以精确且可靠的方式进行晶圆的半导体芯片和另外的晶圆的另外的半导体芯片的进一步处理。具体地，在承载件结构上方和下方同时发生的机械应力，例如由具有不同热膨胀系数(CTE)的材料导致的机械应力可以至少部分地相互补偿。

[0041] 根据另一实施方式，部件承载件被配置为层压型部件承载件。这可以提供以下优点：可以以简单且容易的方式制造部件承载件。

[0042] 根据另一实施方式，部件承载件材料包括由以下组成的组中的至少一种：树脂(诸如增强或非增强树脂，例如环氧树脂或双马来酰亚胺三嗪树脂、氰酸酯、聚亚苯基衍生物、玻璃(特别是玻璃纤维、多层玻璃、玻璃状材料)、预浸材料(诸如FR-4或FR-5)、聚酰亚胺、聚酰胺、液晶聚合物(LCP)、环氧基积层膜、聚四氟乙烯(Teflon)、陶瓷和金属氧化物。也可以使用增强材料例如由玻璃(多层玻璃)制成的诸如网状物、纤维或球体等。尽管预浸材料诸如FR4的通常优选用于刚性PCBs，但是也可以使用其他材料(特别是用于基板的环氧基积层膜)。对于高频应用，高频材料诸如聚四氟乙烯、液晶聚合物和/或氰酸酯树脂、低温共烧陶瓷(LTCC)或其他低、极低或超低DK材料，可以在部件承载件中被用作电绝缘层结构。

[0043] 根据另一实施方式，部件承载件被配置为由印刷电路板和基板组成的组中的一种。

[0044] 在上下文中，术语“印刷电路板”(PCB)可以特别地指示通过将若干导电层结构与至少一个电绝缘层结构层压例如通过施加压力和/或热能而形成的部件承载件。PCB可以是板状的(即平面的)、三维弯曲的(例如当使用3D打印制造时)或者可以具有任何其他形状。作为PCB技术的优选材料，导电层结构由铜制成，而电绝缘层结构可包括树脂和/或玻璃纤维、所谓的预浸材料诸如FR4材料。各种导电层结构可以通过形成穿过层压的通孔以期望的方式彼此连接，例如通过激光钻孔、机械钻孔或蚀刻，并且通过用导电材料诸如特别是铜至少部分地填充它们，从而形成过孔作为通孔连接。除了可以嵌入的一个或多个部件之外，PCB通常被配置成用于在板状印刷电路板的一个或两个相反表面上容纳一个或多个部件。
它们可以通过焊接连接到相应的主表面。PCB的介电部分可以由具有增强纤维的树脂诸如例如玻璃纤维组成。

[0045] 在本申请的上下文中，术语“基板”可以特别地指示具有与要安装在其上的部件(特别是电子部件)基本上相同大小的部件承载件。更具体地，基板可以被理解为尽管具有相当高密度的横向和/或竖向布置的连接，但用于电连接或电网络的承载件以及与印刷电路板(PCB)相当的部件承载件。横向连接例如是导电路径，而竖向连接可以是例如金属化的孔或过孔。这些横向和/或竖向连接布置在基板内部，并且可用于提供有壳体部件或无壳体部件(诸如裸片)的电连接和/或机械连，特别是具有PCB或中间PCB的IC芯片的电连接和/或机械连接。因此，术语“基板”还包括“IC基板”。基板的介电部分可以由具有增强球体(诸如玻璃球体)的树脂组成。

[0046] 根据另一实施方式，层堆叠体包括导电材料，该导电材料包括由铜、铝、镍、银、金、钯和钨构成的组中的至少一种，任何所提及的材料可选地涂覆有超导材料诸如石墨烯。尽管铜通常是优选的，但是其他材料或其涂覆型式也是可能的，特别是涂覆有超导材料诸如石墨烯。

[0047] 根据另一方面，提供了用于制造部件承载件的方法。所提供的制造方法包括(a)提供包括至少一种部件承载件材料的层堆叠体；(b)在层堆叠体上形成感光性介电层结构；(c)在感光性介电层结构上形成导电层结构的空间图案，其中，该空间图案包括形成在导电层结构内部的开口；(d)将感光性介电层结构暴露于电磁辐射，其中，导电层结构的空间图案表示用于选择性地将感光性介电层结构的预定区域暴露的掩模；以及(e)根据空间图案选择性地从感光性介电层中去除材料。

[0048] 所描述的方法也基于这样的思想：即可通过使用由导电层结构的空间图案实现的掩模来形成在感光性介电(PID)层结构内部的至少一个凹部。在一些实施方式中，所描述的导电层结构是临时结构，其在完成凹部形成之后被从部件承载件去除。然而，在优选实施方式中，该导电层结构还用作(积层的)另外的或附加的导电层结构和/或介电层结构的基极层，该导电层结构可以形成所描述的部件承载件的一部分。PID材料可以是可热固化或可光固化树脂，或两者的组合。

[0049] 根据另一实施方式，层堆叠体、感光性介电层结构和导电层结构通过层压程序组装在一起。

[0050] 使用层压程序来分别机械连接所描述的层、层结构可以提供这样的优点：对于待制造的部件承载件所必需的所有层结构可以用简单并且有效率的程序被放在一起。由此，即使不使用粘附层，以这种稳定层附接的方式实现层压程序也是可能的。具体地，层压程序可以允许：(i)PID层结构直接在层堆叠体处的稳定附接，以及(ii)导电层结构直接在PID层结构处的稳定附接。

[0051] 对于这里所描述的层压程序也需要施加与对以上所描述的层堆叠体的层压所施加的相同的考虑。这意味着层压程序可以包括施加压力和/或热能。

[0052] 根据另一实施方式，该方法还包括在所述至少一个凹部内部和/或导电层结构上形成导电材料。

[0053] 可以通过可以用于金属材料沉积的任何沉积程序将导电材料沉积在所期望的位置。优选地，导电材料可以通过电流沉积法形成，特别是通过铜的电流沉积法形成。

[0054] 必须注意，已经参考不同的主题描述了本发明的实施方式。特别地，已经参考装置权利要求描述了一些实施方式，而已经参考方法类权利要求描述了其他实施方式。然而，本领域技术人员将从以上和以下描述中得知：除非另有告知的，否则除了属于一种类型主题的特征的任何组合之外，与不同主题有关的特征之间的任何组合，特别是装置类权利要求的特征与方法类型权利要求的特征之间的组合也被认为随本文件一起公开。

[0055] 根据下文将描述的实施方式的示例以及参考实施方式的示例进行解释的实施方式的示例，本发明的以上所描述的方面和另外的方面是明显的。下面将参考实施方式的示例更详细地描述本发明，但本发明不限于此。附图说明

[0056] 图1例示了通过将图案化的导电层结构用作用于利用电磁辐射在空间上选择性地照射感光性介电(PID)层的掩模来在PID层结构内形成凹部/过孔。

[0057] 图2例示了用于在设置于PCB层堆叠体的不同侧处的两个PID层内形成凹部/过孔的工艺概况。

[0058] 图3例示了在图2中示出的工艺之后作为选项I的全板件镀覆。

[0059] 图4例示了在图2中示出的工艺之后作为选项II的包括另外的光刻步骤的过孔填充和图案镀覆。

[0060] 图5例示了用于接触嵌入PCB内的电子部件的工艺。

[0061] 图6例示了用于在扇出型/晶圆级封装件或板件级封装件上获得再分布层(RDL)布置的工艺。

[0062] 图7例示了在负型PID层内形成凹部/过孔。

[0063] 图8例示了通过将图案化的导电层结构用作掩模来在PID层内形成腔。

具体实施方式

[0064] 附图中的例示是示意性的。应当注意，在不同的附图中，相似或相同的元件或特征设置有相同的附图标记或仅在第一位数与对应的附图标记不同的附图标记。为了避免不必要的重复，已经关于先前描述的实施方式阐明的元件或特征在稍后的描述位置处不再阐明。

[0065] 此外，空间相关的术语，诸如“前”和“后”、“上方”和“下方”、“左”和“右”等等是用于描述一元件与另一元件的如在附图中例示的关系。因此，空间相关的术语可以应用于在使用中与附图中所描绘的定向不同的定向。显然，所有这种空间相关的术语仅仅是为了便于描述而指代附图中示出的定向，并且不一定是限制性的，因为根据本发明的实施方式的装置在使用时可以采取与附图中例示的定向不同的定向。

[0066] 图1例示了根据本发明的实施方式的在部件承载件的感光性介电(PID)层结构内形成凹部、相应地形成过孔的主要步骤。图1(a)示出了表示用于制造部件承载件的起点的层压的层堆叠体190。层压堆叠体190包括通常的层压的PCB层堆叠体110，其自身包括至少一个由介电树脂层和金属层结构构成的层顺序。在图1(a)中，PCB层堆叠体110被描绘为具有仅一个介电树脂层112和一个结构化的金属层114的单层PCB。然而，在许多实施方式中，层压的PCB层堆叠体110包括两个、三个或甚至更多个这种层顺序。

[0067] 在层压的PCB层堆叠体110的顶部，形成光敏的、相应地感光性介电(PID)层120。PID层可以具有例如10μm至100μm的厚度。在PID层120的顶部，形成到目前为止未结构化的导电层130。根据本文描述的实施方式由铜制成的导电层130可以具有例如0.1μm至50μm的厚度。

[0068] 需要指出的是，在本文描述的实施方式中，层堆叠体110可以是具有在介电层上形成的导电轨迹的传统PCB。然而，替代性地，可以使用所谓的嵌入式导电轨迹堆积件，其中，导电轨迹与介电表面处于相同的高度或稍微处于介电表面下方。对于本文参考下面阐明的其他附图描述的所有其他实施方式，也可以选择该替代方案。

[0069] 通过第一光刻工艺，在导电层130内形成窗口。这在图1(b)中可以看到，在本文件中称为开口的该窗口命名为附图标记132。

[0070] 在下一步骤中，用电磁辐射照射图1(b)中示出的结构的上侧。因此，现在结构化的导电层113用作用于使在与开口132对准的区域内的PID层120选择性暴露的掩模。通过这种处理，PID层120的相应材料变得对化学蚀刻工艺敏感。

[0071] 在图1(c)中示出了对应的蚀刻工艺的结果。已经移除了PID层120的相应材料，使得在现在结构化的PID层120内形成凹部122。可以将下述两个步骤视为第二光刻工艺：穿过开口132对PID层120进行感光成像，以及随后选择性地对开口132的区域内的PID层120进行(化学)蚀刻。

[0072] 尽管图1(c)中示出的布置可能是用于进一步制造电子器件的中间产品，但是在本文件中，该布置被命名为部件承载件100。例如，已经用作掩模的结构化的导电层130可以用于构建较大电子器件的未描绘的另外的电绝缘和/或导电结构。这种积层的示例是所谓的扇出再分布层(RDL)布置。

[0073] 描述性地来说，用于制造部件承载件100的工艺可以看作是两阶段光刻工艺，其中，首先在导电层130内实现用于形成凹部诸如过孔或腔所必需的窗口。在第二光刻工艺中，PID层120被结构化，使得形成凹部122。在第二光刻工艺中，导电层结构130用作用于下方的PID层120的掩模。因此，不需要(专用的)掩模来对PID层120进行适当地结构化。导电层结构130自身的粗糙度将提供导电层结构130与下方形成的PID层120的必要粘附。此外，还可以在导电层结构与PID之间设置化学粘附层，特别是对于在剥离强度性能方面需要高可靠性的应用。

[0074] 所描述的PID结构化的益处是可以通过一个暴露步骤获得具有不同几何形状的“z方向结构”，即在与层的主平面垂直的方向上延伸的结构。因此，可以在该一个PID层120上有效地获得具有不同直径的过孔。此外，还可以实现具有适当的空间尺寸的沟槽或腔。

[0075] 图2例示了用于在设置于PCB层堆叠体的不同侧处的两个PID层内形成凹部、相应的过孔的工艺概况。

[0076] 图2(a)示出了在层压之前的目前分开的各个层。具体地，目前分开的层自下而上包括下导电层130、下PID层120、(中间)层压的PCB层堆叠体110、上PID层120和上导电层130。在本文描述的实施方式中，PCB层堆叠体110以迹线状的方式嵌入。然而，它也可以用传统的堆积件诸如图1中示出的那样来实现。此外，在本文描述的实施方式中，层压的PCB层堆叠体110包括两个金属层结构114和形成在两个金属层结构114之间的介电树脂层112。需要指出，PCB层堆叠体110还可以包括多于两个的层，其可以被命名为多层堆积件。

[0077] 图2(b)示出了在层压之后的图2(a)的布置。在本文件中，对应的层压的布置被命名为层压的层堆叠体290。图2(c)示出了在上导电层130和下导电层130已经被结构化使得形成开口132(通过第一光刻工艺)之后的层压的布置。图2(d)示出了第二光刻工艺的结果，其中，在与开口132对准的区域中，已经选择性地移除了PID层120的材料，使得形成对应的凹部122。在本文描述的实施方式中，凹部122使两个金属层结构114的部分暴露或显露。

[0078] 在其结果示出在图2(e)中的下一步骤中，在图2(d)中示出的结构的上侧和下侧都沉积籽晶层240。根据本文描述的实施方式，籽晶层240通过铜的无电沉积或干式工艺沉积诸如溅镀形成。

[0079] 描述性地来说，图3和图4示出了用于构建在如利用图2中例示的程序获得的PCB两侧上结构化的另外的积层的两个工艺选项。选项I例示在图3中，选项II例示在图4中。

[0080] 需要指出，以上描述的工艺也可以应用于夹在两个PID层之间的无芯层堆叠体。对应的无芯工艺流程存在于在临时性承载件的两侧上制造仅由积层层(即没有机械上稳定的芯部)构成的两个PCB。在制造之后，两个PCB与临时性承载件分开。

[0081] 图3例示了如在图2中示出的工艺之后作为选项I的全板件镀覆。示出了用于全板件镀覆选项的起点的图3(a)与上述图2(e)相同。根据本文描述的实施方式，通过在图3(a)中示出的结构的上侧和下侧都沉积导电材料250来实现全板件镀覆。具体地，根据本文描述的实施方式，利用在凹部122内和在板件表面上的电镀铜沉积来实现导电材料250的沉积。如从在图3(b)中示出的这种全板件镀覆的结果可以看出，在凹部122的区域内形成有金属化的过孔连接件252。在本文件中，由此产生的结构是部件承载件300。可以通过使用传统的减成蚀刻或通过使用所谓的改进的半加成工艺来进一步处理部件承载件300。在这点上需要提及的是，在传统的半加成工艺(SAP)中，籽晶层沉积在介电层结构的整个“裸”表面上。
在改进的SAP中，铜箔存在于介电层结构的表面。

[0082] 图4例示了在图2中示出的工艺之后作为选项II的包括另外的光刻步骤的过孔填充和图案镀覆。同样对于选项II，在图4(a)中描绘的起点与图2(e)中示出的结构相同。

[0083] 在选项II开始时，通过另外的光刻工艺，在两个表面上施加并结构化光致抗蚀剂(膜)460。这示出在图4(b)中。然后，在两侧上再次执行过孔和图案镀覆程序。因此，如从图4(c)可以看出的，(在两侧)沉积了包括完全金属化的过孔连接件252的导电材料250。最后，如从图4(d)可以看出的，将光致抗蚀剂460剥离，并且蚀刻掉其下方的导电层。在本文件中，由这种“剥离”和蚀刻形成的结构是部件承载件400。

[0084] 图5例示了用于接触嵌入层压的PCB层堆叠体510内的电子部件516的工艺。该工艺与图2中例示的工艺几乎完全相同，包括分别在图3和图4中示出的另外的两个处理选项I和II。如从图5(a)已经可以得出的，这两个工艺之间的唯一不同是层压的PCB层堆叠体510容纳有嵌入的电子部件516，而PCB110没有嵌入的部件。根据本文描述的实施方式，部件516可以完全嵌入或集成在PCB510的本体内。替代性地，电子部件可以被容纳在PCB内，使得部件的一个表面形成PCB的表面的一部分。此时再次提到，金属层结构114可以是嵌入的迹线状结构或者传统的PCB，其中，导电轨迹形成在介电层结构上或介电层结构上方。

[0085] 图5(b)示出了层压的层堆叠体590，其具有在层压的PCB层堆叠体510的上侧和下侧两者上层压的PID层120和导电层130。再次地，在本文描述的实施方式中，导电层130也是铜层。

[0086] 图5(c)示出了在下述之后的层压的层堆叠体：(i)在上铜层130与下铜层130两者处实施的或者利用上铜层与下铜层两者实施的第一光刻工艺；(ii)对应的铜蚀刻；以及(iii)通常的光致抗蚀剂(未描绘)剥去。

[0087] 图5(d)示出了在利用两个PID层120实施第二光刻工艺之后的层压的层堆叠体。由此，在PID层120内形成凹部122。

[0088] 图5(e)示出了在籽晶层240例如铜的沉积之后的层压的层堆叠体。在图3和图4中示出了另外的工艺选项。

[0089] 上文阐明的利用光刻工艺对PID层进行结构化的原理——其中采用了表示最终产品的结构化的导电层的掩模——也可以应用于晶圆/板件水平封装件(WLP/PLP)的制造方法。在这个背景下，图6示出了用于获得在扇出/晶圆水平封装件上的再分布层(RDL)布置的工艺。

[0090] 用于对应的工艺的起点——在图6(a)中例示了该起点——由多个层给出。这些层自下而上包括下导电层130、下PID层120、(中间)层堆叠体610、上PID层120和上导电层130。在本文描述的实施方式中，层堆叠体610包括两个人造晶圆结构618和形成在两个人造晶圆结构618之间的承载件结构616。人造晶圆618包括至少两个未容置/裸露的半导体部件或裸芯片。

[0091] 图6(b)示出了对应的层压的层堆叠体619，其通过层压两个PID层120和两个导电层130获得。

[0092] 图6(c)示出了在下述之后的层压的层堆叠体：(i)在上铜层130与下铜层130两者处实施的或者利用上铜层与下铜层两者实施的第一光刻工艺；(ii)对应的铜蚀刻；以及(iii)通常的光致抗蚀剂(未描绘)剥去。

[0093] 图6(d)示出了在利用两个PID层120实施的第二光刻工艺之后的层压的层堆叠体。由此，在PID层120内形成多个凹部122。

[0094] 为了图6的简洁性，仅提及的(并且未描绘)另外的处理步骤是：(i)铜籽晶层沉积，(ii)使用上文阐明的选项I和II中的一项的另外的处理，(iii)用于获得另外的RDL结构或RDL布置的另外的工艺重复，以及(iv)部件分离以便获得多个单一化和(扇出)封装的半导体部件。

[0095] 目前为止，所描述的工艺是指所谓的正型PID，即在发生暴露的地方对PID结构化。但是，对于负型PID也可以实现对应的工艺。这意味着将在未暴露的部分上移除PID材料。在图7中示出了用于负型PID的对应工艺概况。因此，除了采用负型PID层720之外，在图7(a)中示出的起点与在图1(a)中示出的层压结构非常相似。

[0096] 图7(b)示出了在下述之后的层压的层堆叠体：(i)在导电层130处或者利用该导电层实施的第一光刻工艺；(ii)对应地将导电层130的部分选择性蚀刻掉，使得产生开口132；以及(iii)通常的光致抗蚀剂(未示出)剥去。

[0097] 图7(c)示出了在下述之后的层压的层堆叠体：(i)在PID层720处实施的或利用该PID层实施的第二光刻工艺；以及(ii)(完全)移除导电层结构130的剩余材料。在剥离PID材料之前，可能需要使用热或用电磁辐射的第二固化步骤。

[0098] 图7(d)示出了在移除负型PID层720的非感光成像区域之后的层压的层堆叠体。在本文件中，对应的PID结构化的层压体被命名为部件承载件700。

[0099] 描述性地来说，参考图7描述的工艺使“裸露的”PID材料(即其上没有铜箔)不受影响。然而，已经用作用于感光成像的掩模的导电层结构130的粗糙度将使该导电层结构的轮廓印刻在PID层720内。除了用铜(未示出)的无电沉积获得的化学粘附之外，这种粗糙度可以随后用作机械粘附。之后，可以使用传统的结构化工艺来继续进行部件承载件制造。

[0100] 上文阐明的结构化方法还可以用于获得任何种类的z方向结构，像过孔、腔、沟槽等。图8例示了通过将图案化的导电层结构用作掩模来在PID层内形成腔。

[0101] 在图8(a)、图8(b)和图8(c)中描绘的对应的工艺步骤或中间产品分别完全对应于在上文阐明的图2(a)、图2(b)和图2(c)中示出的工艺步骤或中间产品。图8(c)和图2(c)之间的唯一不同是：在导电层结构130内的开口832比开口132大得多。对应地，在图8(d)中示出的表示腔822的凹部822也比在图2(d)中示出的凹部122大得多。

[0102] 在图8(d)中示出的布置通过在PID层120内的上腔822内形成腔防护870而被进一步处理。根据本文描述的实施方式，下腔822保持为未防护的。可以例如通过丝网印刷程序、光刻工艺期间的覆盖或本领域技术人员已知的任何其他适当的程序来实现腔防护。图8(e)示出了尽管在本文件中表示中间产品但是被命名为部件承载件800的对应的结构。

[0103] 如从图8中可以得出的，可以利用如在上文阐明的图3和图4中分别示出的两个工艺选项I和II再次进行另外的处理。

[0104] 在本文件中描述的本发明或本发明的实施方式可以描述性地且简要地总结如下：利用本文件提出了PID的结构化方法，其基于将结构化的铜箔用作PID层自身的掩模。随后，无电铜将特别沉积在形成于PID材料内的凹部(例如，过孔)的侧壁上。随后，执行铜镀覆。可以采纳类似的策略以便在PCB内形成凹部部分。

[0105] 应当注意，术语“包括”不排除其他元件或步骤，并且冠词“一(a)”或“一(an)”的使用不排除多个。还可以将联系不同的实施方式描述的元件进行组合。还应注意，权利要求中的附图标记不应被解释为限制权利要求的范围。

[0106] 附图标记列表：

[0107] 100 部件承载件

[0108] 110 层堆叠体/层压的PCB层堆叠体/PCB芯部

[0109] 112 介电树脂层

[0110] 114 金属层结构

[0111] 120 感光性介电层(结构)

[0112] 122 凹部

[0113] 130 导电层结构/掩模

[0114] 132 开口

[0115] 190 层压的层堆叠体

[0116] 240 籽晶层

[0117] 250 导电材料

[0118] 252 过孔连接件

[0119] 290 层压的层堆叠体

[0120] 300 部件承载件

[0121] 400 部件承载件

[0122] 460 光致抗蚀剂

[0123] 510 层堆叠体/层压的PCB层堆叠体

[0124] 516 嵌入的部件

[0125] 590 层压的层堆叠体

[0126] 610 层堆叠体

[0127] 616 承载件结构

[0128] 618 裸芯片/裸露的半导体部件/人造晶圆

[0129] 690 层压的层堆叠体

[0130] 700 部件承载件

[0131] 720 负型感光性介电层(结构)

[0132] 800 部件承载件

[0133] 822 腔

[0134] 832 用于腔的开口

[0135] 870 腔防护。

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具有感光性介电层和结构化导电层的部件承载件

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