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提供参考时脉的方法

阅读：338发布：2020-05-11

专利汇可以提供提供参考时脉的方法专利检索，专利查询，专利分析的服务。并且自参考时脉信号产生第一时脉信号。与第一时脉信号相关联的第一频率小于与参考时脉信号相关联的参考时脉频率。经由时脉树朝向集成电路的第一部件传播第一时脉信号。在时脉树的终端点处自第一时脉信号产生具有第二频率的第二时脉信号。将第二时脉信号提供至第一部件。，下面是提供参考时脉的方法专利的具体信息内容。

权利要求

1.一种提供一参考时脉的方法，其特征在于，该方法包含：
自一参考时脉信号产生一第一时脉信号，其中与该第一时脉信号相关联的一第一频率小于与该参考时脉信号相关联的一参考时脉频率；
经由一时脉树朝向一集成电路的一第一部件传播该第一时脉信号；
自该第一时脉信号产生具有一第二频率的一第二时脉信号，其中产生该第二时脉信号包含在该时脉树的一终端点处产生该第二时脉信号；以及
将该第二时脉信号提供至该第一部件。

说明书全文

提供参考时脉的方法

技术领域

[0001] 本揭露是关于一种提供参考时脉的方法。

背景技术

[0002] 时脉树为在集成电路或晶片内的时脉分布网络。时脉树包括自时脉源至时脉目标的记时电路及装置。由于集成电路或晶片可具有不同的时脉效能要求及频率的若干功能块，因此时脉树是指馈送彼等功能块的各时脉信号。举例而言，将单个参考时脉信号串接并合成至许多不同的输出时脉信号中，从而产生树状结构，其中参考时脉信号形成树干且各输出时脉信号形成树枝。

[0003] 时脉树通常占大致三分之一的晶片总功率消耗。举例而言，在正常操作中，时脉信号持续在每个时脉周期反转，从而产生功率消耗。此外，时脉树为显著的功率消耗，因为其在最大速率下切换且通常具有较大的电容负载。发明内容

[0004] 本揭露的一实施例是提供一种提供一参考时脉的方法，该方法包含：自参考时脉信号产生第一时脉信号，其中与第一时脉信号相关联的第一频率小于与参考时脉信号相关联的参考时脉频率；经由时脉树朝向集成电路的第一部件传播第一时脉信号；自第一时脉信号产生具有第二频率的第二时脉信号，其中产生第二时脉信号包含在时脉树的终端点处产生第二时脉信号；以及将该二时脉信号提供至第一部件。附图说明

[0005] 当结合随附附图阅读时，自以下详细描述将最佳地理解本案的态样。应注意，根据工业中的标准实务，各特征并非按比例绘制。事实上，出于论述清晰的目的，可任意增加或减小各特征的尺寸。

[0006] 图1图示根据一些实施例的说明阶层式集成电路设计的示例性方块图；

[0007] 图2为根据一些实施例的说明示例性时脉树的图表；

[0008] 图3A为根据一些实施例的说明示例性缩减电路的图表；

[0009] 图3B为根据一些实施例的说明与图3A的示例性缩减电路相关联的波形的图表；

[0010] 图4A为根据一些实施例的说明示例性第一组合电路的图表；

[0011] 图4B为根据一些实施例的说明与图4A的示例性第一组合电路相关联的波形的图表；

[0012] 图5A为根据一些实施例的说明示例性第二组合电路的图表；

[0013] 图5B为根据一些实施例的说明与图5A的示例性第二组合电路相关联的波形的图表；

[0014] 图6为根据一些实施例的说明用于提供时脉信号的方法的流程图。

[0015] 【符号说明】

[0016] 100 集成电路

[0017] 200 时脉树

[0018] 202 初级输入

[0019] 204 缩减电路

[0020] 206a 第一动力更新缓冲器

[0021] 206b1 第二动力更新缓冲器

[0022] 206b2 第三动力更新缓冲器

[0023] 206c1 第四动力更新缓冲器

[0024] 206c2 第五动力更新缓冲器

[0025] 206c3 第六动力更新缓冲器

[0026] 206c4 第七动力更新缓冲器

[0027] 206d1 第八动力更新缓冲器

[0028] 206d2 第九动力更新缓冲器

[0029] 206d3 第十动力更新缓冲器

[0030] 206d4 第十一动力更新缓冲器

[0031] 206e1 第十二动力更新缓冲器

[0032] 206e2 第十三动力更新缓冲器

[0033] 206e3 第十四动力更新缓冲器

[0034] 206e4 第十五动力更新缓冲器

[0035] 206e5 第十六动力更新缓冲器

[0036] 206e6 第十七动力更新缓冲器

[0037] 206e7 第十八动力更新缓冲器

[0038] 206e8 第十九动力更新缓冲器

[0039] 208a 第一分支线

[0040] 208b1 第二分支线

[0041] 208b2 第三分支线

[0042] 208c1 第四分支线

[0043] 208c2 第五分支线

[0044] 208c3 第六分支线

[0045] 208c4 第七分支线

[0046] 208d1 第八分支线

[0047] 208d2 第九分支线

[0048] 208d3 第十分支线

[0049] 208d4 第十一分支线

[0050] 208e1 第十二分支线

[0051] 208e2 第十三分支线

[0052] 208e3 第十四分支线

[0053] 208e4 第十五分支线

[0054] 208e5 第十六分支线

[0055] 208e6 第十七分支线

[0056] 208e7 第十八分支线

[0057] 208e8 第十九分支线

[0058] 210a 第一终端点

[0059] 210b1 第二终端点

[0060] 210b2 第三终端点

[0061] 210c1 第四终端点

[0062] 210c2 第五终端点

[0063] 210c3 第六终端点

[0064] 210c4 第七终端点

[0065] 210d1 第八终端点

[0066] 210d2 第九终端点

[0067] 210d3 第十终端点

[0068] 210d4 第十一终端点

[0069] 210e1 第十二终端点

[0070] 210e2 第十三终端点

[0071] 210e3 第十四终端点

[0072] 210e4 第十五终端点

[0073] 210e5 第十六终端点

[0074] 210e6 第十七终端点

[0075] 210e7 第十八终端点

[0076] 210e8 第十九终端点

[0077] 212 组合电路

[0078] 212a 第一回复电路

[0079] 212b 第二回复电路

[0080] 212c 第三回复电路

[0081] 212d 第四回复电路

[0082] 212e 第五回复电路

[0083] 212f 第七回复电路

[0084] 212g 第八回复电路

[0085] 212h 组合电路

[0086] f0 参考时脉频率

[0087] f1 第一频率

[0088] f2 第二频率

[0089] f3 第三频率

[0090] f4 第四频率

[0091] f5 第五频率

[0092] 404Qf、406Qf 输出

[0093] 302 正反器

[0094] 402 反相器

[0095] 404 第一正反器

[0096] 406 第二正反器

[0097] 408 数据选择器

[0098] 502 互斥析取电路

[0099] 504 延迟电路

[0100] 600 方法

[0101] 602、604、606、608、610、612 步骤

[0102] B0～B7 方块

具体实施方式

[0103] 以下揭露内容提供许多不同实施例或实例，以便实施所提供标的的不同特征。下文描述部件及配置的特定实例以简化本案。当然，此等仅为实例且并不意欲为限制性。举例而言，以下描述中的在第二特征上方或在第二特征上形成第一特征可包括以直接接触形成第一及第二特征的实施例，且亦可包括可在第一与第二特征之间形成额外特征以使得第一与第二特征可不直接接触的实施例。此外，本案可在各实例中重复部件符号及/或字母。此重复是出于简便及清晰的目的且其本身不指示所论述的各实施例及/或配置之间的关系。

[0104] 此外，为了便于描述，本文可使用空间相对性术语(诸如“在……之下”、“在……下方”、“下部”、“在……上方”、“上部”及类似术语)来描述如附图中所说明的一个元件或特征与另一元件(或多个元件)或特征(或多个特征)的关系。除了附图中所描绘的定向外，空间相对性术语意欲包含在使用或操作中的器件的不同定向。设备可经其他方式定向(旋转90度或处于其他定向)且因此可同样地解读本文所使用的空间相对性描述词。

[0105] 本揭露的一实施例提供一种时脉网络及用于向集成电路提供时脉信号的方法。所揭露的时脉网络降低时脉树中的时脉信号的操作频率。举例而言，可操作所揭露的时脉网络以将时脉树中的时脉信号的操作频率降低至参考时脉信号频率(亦称为初始频率)的一半。随后可操作所揭露的时脉网络在将时脉信号提供至目标部件之前，将时脉信号的频率回复至目标部件的所要频率。举例而言，在将时脉信号提供至集成电路的正反器之前将其操作频率回复至初始频率。

[0106] 在示例性实施例中，所揭露的时脉网络包括缩减电路及回复电路。可操作缩减电路以接收参考时脉信号及自接收到的参考时脉信号产生第一时脉信号。第一时脉信号具有低于参考时脉信号的参考时脉频率的第一频率。举例而言，第一时脉信号的频率为参考时脉信号的频率的一半。第一时脉信号透过时脉树的分支传播。组合电路与时脉树的端点(亦称为终端点)连接且可操作以自第一时脉信号产生目标时脉信号。目标时脉信号被馈送至集成电路的方块。在示例性实施例中，目标时脉信号的频率与参考时脉频率实质上相同。

[0107] 图1图示示例性集成电路100的示例性方块图。集成电路100包括多个方块，例如方块B0、B1、B2、B3、B4、B5、B6及B7。方块B0、B1、B2、B3、B4、B5、B6及B7中的每一者均进一步包括各个单元(未显示)。方块B0、B1、B2、B3、B4、B5、B6及B7以及各单元可代表集成电路100的功能单元或电路元件。举例而言，方块B0、B1、B2、B3、B4、B5、B6及B7以及各个单元可包括逻辑电路、锁存器、暂存器及正反器。

[0108] 如图1中所说明，集成电路100具有阶层式设计。举例而言，方块B0形成第一层级，且与形成集成电路100的第二层级的方块B1、B2及B3相关联。第一层级及第二层级亦称为集成电路100的顶层。方块B2与方块B4、B5、B6及B7相关联。因此，方块B4、B5、B6及B7形成集成电路100的第三层级。尽管图1中未显示，但一般熟悉此项技术者在阅读本案之后将显而易见，方块B1及B3亦可具有一或多个第三层级方块。应注意，图1中所示的三个阶层层级为实例且用于说明的目的。在不偏离本案的范畴的情况下，集成电路中可存在不同数量的阶层层级。

[0109] 在示例性实施例中，集成电路100实施通过外部产生的时脉信号记时的逻辑电路。举例而言，集成电路100可具有成百上千的计时装置，诸如锁存器、暂存器及正反器。经由时脉树合成，设计时脉树用于将时脉信号自参考时脉并行地路由至集成电路100的所有方块及单元。

[0110] 图2为图示示例性时脉树200的图表。示例性时脉树200为单向时脉树且用于向集成电路100的部件分布参考时脉信号。举例而言，可操作时脉树100以向集成电路100的方块B0、B1、B2、B3、B4、B5、B6及B7分布参考时脉信号。时脉树200包括初级输入202，其可操作以产生参考时脉信号；及与初级输入202连接的缩减电路204。时脉树100进一步包括动力更新缓冲器206a、206b1、206b2、206c1、206c2、206c3、206c4、206d1、206d2、206d3、206d4、206e1、206e2、206e3、206e4、206e5、206e6、206e7及206e8(共同地称为动力更新缓冲器206)，及分支线208a、208b1、208b2、208c1、208c2、208c3、208c4、208d1、208d2、208d3、208d4、208e1、
208e2、208e3、208e4、208e5、208e6、208e7、及208e8(共同地称为分支线208)。此外，时脉树
200包括终端点210a、210b1、210b2、210c1、210c2、210c3、210c4、210d1、210d2、210d3、
210d4、210e1、210e2、210e3、210e4、210e5、210e6、210e7及210e8(共同地称为终端点210)及组合电路212a、212b、212c、212d、212e、212f、212g及212h(共同地称为组合电路212)。

[0111] 在示例性实施例中，分支线208以阶层式连续的形式排列以形成时脉树200的各层级。时脉树200的新的层级是由前一层级的终端点210形成。时脉树200中的各终端点210包括动力更新缓冲器206中的一者，其用于对时脉信号进行动力更新以便将时脉信号分布至后一层级。举例而言且如图2中所示，缩减电路204与第一分支线208a(亦称为树干208a)连接。可操作缩减电路204以将时脉信号供给至第一分支线208a。第一分支线208a包括第一动力更新缓冲器206a及第一终端点210a。动力更新缓冲器206a亦称为预驱动器缓冲器206a，其可操作以对时脉信号进行动力更新，且可操作第一终端点210a以将动力更新的时脉信号供给至分支线208的下一层级。

[0112] 举例而言，亦称为时脉树200的第一层级的下一层级包括第二分支线208b1及第三分支线208b2。第一终端点210a将动力更新的时脉信号供给至第二分支线208b1与第三分支线208b2两者。第二分支线208b1包括第二动力更新缓冲器206b1及第二终端点210b1。第三分支线208b2包括第三动力更新缓冲器206b2及第三终端点210b2。第二终端点210b1及第三终端点210b2中的每一者将时脉信号供给至时脉树200的第二层级。

[0113] 第二层级包括第四分支线208c1、第五分支线208c2、第六分支线208c3及第七分支线208c4。第四分支线208c1包括第四动力更新缓冲器206c1及第四终端点210c1。第五分支线208c2包括第五动力更新缓冲器206c2及第五终端点210c2。第六分支线208c3包括第六动力更新缓冲器206c3及第六终端点210c3。第七分支线208c4包括第七动力更新缓冲器206c4及第七终端点210c4。第四终端点210c1、第五终端点210c2、第六终端点210c3及第七终端点210c4中的每一者将时脉信号传播至时脉树200的第三层级。

[0114] 第三层级包括第八分支线208d1、第九分支线208d2、第十分支线208d3及第十一分支线208d4。第八分支线208d1包括第八动力更新缓冲器206d1及第八终端点210d1。第九分支线208d2包括第九动力更新缓冲器206d2及第九终端点210d2。第十分支线208d3包括第十动力更新缓冲器206d3及第十终端点210d3。第十一分支线208d4包括第十一动力更新缓冲器206d4及第十一终端点210d4。第八终端点210d1、第九终端点210d2、第十终端点210d3及第十一终端点210d4中的每一者将时脉信号传播至时脉树200的第四层级。

[0115] 第四层级包括第十二分支线208e1、第十三分支线208e2、第十四分支线208e3、第十五分支线208e4、第十六分支线208e5、第十七分支线208e6、第十八分支线208e7及第十九分支线208e8。第十二分支线208e1包括第十二动力更新缓冲器206e1及第十二终端点210e1。第十三分支线208e2包括第十三动力更新缓冲器206e2及第十三终端点210e2。第十四分支线208e3包括第十四动力更新缓冲器206e3及第十四终端点210e3。第十五分支线
208e4包括第十五动力更新缓冲器206e4及第十五终端点210e4。第十六分支线208e5包括第十六动力更新缓冲器206e5及第十六终端点210e5。第十七分支线208e6包括第十七动力更新缓冲器206e6及第十七终端点210e6。第十八分支线208e7包括第十八动力更新缓冲器
206e7及第十八终端点210e7。第十九分支线208e8包括第十九动力更新缓冲器206e8及第十九终端点210e8。

[0116] 在示例性实施例中，第四层级分支中的每一者，即第十二分支线208e1、第十三分支线208e2、第十四分支线208e3、第十五分支线208e4、第十六分支线208e5、第十七分支线208e6、第十八分支线208e7及第十九分支线208e8亦称为叶分支。在示例性实施例中，叶分支的终端点210将时脉信号提供至回复电路212。举例而言且如图2中说明，第十二终端点
210e1与第一回复电路212a连接，第十三终端点210e2与第二回复电路212b连接，第十四终端点210e3与第三回复电路212c连接，且第十五终端点210e4与第四回复电路212d连接。此外，第十六终端点210e5与第五回复电路212e连接，第十七终端点210e6与第七回复电路
212f连接，第十八终端点210e7与第八回复电路212g连接，且第十九终端点210e8与第八回复电路212g连接。

[0117] 回复电路212与集成电路100的一方块连接。举例而言，第一回复电路212a与方块B0连接，第二回复电路212b与方块B1连接，第三回复电路212c与方块B2连接，且第四回复电路212d与方块B3连接。此外，第五回复电路212e与方块B4连接，第六回复电路212f与方块B5连接，第七回复电路212g与方块B6连接，且第八回复电路212g与方块B7连接。

[0118] 在示例性实施例中，缩减电路204处理来自初级输入202的参考时脉信号并产生第一时脉信号。举例而言，可操作缩减电路204以产生第一时脉信号，其具有小于参考时脉信号的参考时脉频率(f0)的第一频率(f1)。在示例性实施例中，第一频率(f1)为参考时脉频率(f0)的一半。缩减电路204可为分割电路，诸如二元分割电路。参考图3A提供示例性缩减电路204。

[0119] 尽管显示缩减电路204连接在初级输入202与预驱动器缓冲器206a之间，但一般熟悉此项技术者在阅读本案之后将显而易见，缩减电路204可位于时脉树200中的不同位置。

[0120] 图3A说明示例性缩减电路204。如图3A中所示，缩减电路204包括正反器302。正反器302为D型正反器(其中D代表数据)，其具有CLK、D、Q及Qbar端子。Qbar端子与D端子连接，从而将来自Qbar端子的输出作为输入回馈给至D端子。D端子亦称为输入端子。参考时脉信号经输入至CLK端子且第一时脉信号在Q端子处作为输出经接收。

[0121] 图3B说明与缩减电路204相关联的波形。如图3B中所示，与在Q端子处作为输出接收的第一时脉信号相关联的第一频率(f1)大致为与参考时脉信号相关联的参考时脉频率(f0)的一半。因此，图3A的缩减电路204产生分割，因为其将参考时脉频率(f0)除以二。在示例性实施例中，来自D正反器302的输出可与另一类似正反器302的CLK端子连接以将参考时脉频率(f0)除以四，以此类推。

[0122] 尽管显示参考时脉频率(f0)由以回馈模式连接的D正反器分割，但一般熟悉此项技术者在阅读本案之后将显而易见，其他类型的电路或正反器可用于分割。举例而言，可使用J-K正反器或反转正反器。类似地，尽管显示将参考时脉频率(f0)除以二或二的倍数，但一般熟悉此项技术者在阅读本案之后将显而易见，可将参考时脉频率(f0)除以其他因数，诸如三或五。

[0123] 再次参考图2，组合电路212处理第一时脉信号(f1)以产生具有第三频率(f3)的第三时脉信号。在示例性实施例中，第三频率(f3)大致等于参考时脉频率(f0)。在另一实例中，对于集成电路100的方块B0、B1、B2、B3、B4、B5、B6及B7中的一或多者，第三频率(f3)大致等于预定频率。举例而言，第三频率(f3)大致等于参考时脉频率(f0)的四分之一或两倍。

[0124] 在示例性实施例中，尽管图2中显示组合电路212连接在终端点210之后，但一般熟悉此项技术者在阅读本案之后将显而易见，组合电路212可位于时脉树200中的其他位置。参考图4A及图5A提供组合电路212的实例。

[0125] 图4A说明组合电路212的第一实例。如图4A中所示，组合电路212包括反相器402、第一正反器404、第二正反器406及数据选择器408。将第一时脉信号作为输入提供至反相器402及第一正反器404。可操作反相器402将第一时脉信号反相来提供具有第二频率(f2)的第二时脉信号。将第二时脉信号作为输入提供至第二正反器406。在示例性实施例中，第二频率(f2)大致等于第一频率(f1)。

[0126] 将来自第一正反器404的输出404Qf及来自第二正反器406的输出406Qf，作为提供至数据选择器408的输入。可操作数据选择器408(亦称为多工器或MUX)以选择输入及将来自所选输入的数据作为输出提供。因此，可操作数据选择器408以选择来自第一正反器404及第二正反器406的输出中的一者，并将具有第三频率(f3)的第三时脉信号作为输出提供。

[0127] 图4B说明与图4A的示例性第一组合电路212相关联的示例性波形。在示例性实施例中且如图4B的示例性波形中所示，与第三时脉信号相关联的第三频率(f3)大致等于参考时脉频率(f0)。因此，图4A的示例性第一组合电路212亦称为回复电路，因为其将时脉频率回复至参考时脉频率。

[0128] 图5A说明组合电路212的第二实例。如图5A中所示，第二示例性组合电路212包括延迟电路504及互斥析取(exclusive disjunction)电路502。将第一时脉信号作为输入提供至延迟电路504及互斥析取电路502。可操作延迟电路504以在第一时脉信号中引入预定延迟以产生具有第四频率(f4)的第四时脉信号。由于延迟电路504向第一时脉信号中引入延迟而未改变其频率，因此第四频率(f4)大致等于第一频率(f1)。将延迟电路504的输出作为第二输入提供至互斥析取电路502。可操作互斥析取电路502(亦称为XOR电路、XOR门、EOR门或专用OR门)以将具有第五频率(f5)的第五时脉信号作为输出提供。

[0129] 图5B说明与图5A的示例性第二组合电路212相关联的示例性波形。如图5B的示例性波形中所示，第一频率(f1)及第四频率(f4)大致等于参考时脉频率(f0)的一半。此外且如图5B中所示，在第一时脉信号与第四时脉信号之间存在预定延迟。在示例性实施例中，预定延迟大于集成电路100的方块(诸如方块B1)的转换时间。此外且如图5B中所示，与第五时脉信号相关联的第五频率(f5)大致等于参考时脉频率(f0)。因此，图5A的第二示例性组合电路212亦称为回复电路，因为其将时脉频率回复至参考时脉频率(f0)。

[0130] 图6说明用于向集成电路的部件提供时脉信号的方法600的步骤。举例而言，方法600可用于向集成电路100的方块B0、B1、B2、B3、B4、B5、B6及B7提供时脉信号。在示例性实施例中，方法600可作为指令存储在记忆体部件中，此记忆体部件在经处理器执行时配置处理器以执行方法600的步骤。在一些实施例中，集成电路位于晶片上。

[0131] 在方法600的方块602处，接收参考时脉信号。参考时脉信号自可操作以产生参考时脉信号的外部时脉接收。参考时脉信号具有参考时脉频率(f0)。举例而言，自参考时脉202接收参考时脉信号。在示例性实施例中，在缩减电路204处接收参考时脉信号。

[0132] 在方法600的方块604处产生第一时脉信号。通过处理参考时脉信号产生第一时脉信号。举例而言，通过降低参考时脉信号的参考时脉频率(f0)产生第一时脉信号。在示例性实施例中，通过将参考时脉频率分割来降低参考时脉信号的频率。举例而言，将参考时脉信号的频率除以二以产生第一时脉信号。因此，第一时脉信号的第一频率(f1)大致等于参考时脉频率(f0)的一半。在示例性实施例中，第一时脉信号由缩减电路204产生。

[0133] 在方法600的方块606处传播第一时脉信号。经由时脉树将第一时脉信号传播至时脉树的叶分支或终端点。举例而言，第一时脉信号自缩减电路204经由时脉树200朝向组合电路212传播。在示例性实施例中，因为第一时脉信号在参考时脉频率(f0)的一半的第一频率(f1)下传播，由时脉树的部件消耗的能量大致减少正常量的一半。

[0134] 在方法600的方块608处产生第二时脉信号。自第一时脉信号产生第二时脉信号。在示例性实施例中，通过将第一时脉信号反相或在第一时脉信号中引入预定延迟产生第二时脉信号。举例而言，通过使用反相器402将第一时脉信号反相以产生第二时脉信号。或者，通过使用延迟电路410在第一时脉信号中引入预定延迟产生第二时脉信号。在示例性实施例中，与第二时脉信号相关联的第二频率(f2)大致等于第一时脉信号的第一时脉频率(f1)。

[0135] 在方法600的方块610处产生第三时脉信号。自第一时脉信号及第二时脉信号产生第三时脉信号。举例而言，通过组合第一时脉信号与第二信号产生第三时脉信号。在第一实例中，可通过多工或确定互斥析取来组合第一时脉信号与第二信号。举例而言，可操作组合电路212以自第二时脉信号产生第三时脉信号。如上所述，与第三时脉信号相关联的第三频率(f3)大致等于与参考时脉信号相关联的参考时脉频率(f0)。

[0136] 在方法600的方块612处将第三时脉信号提供至部件。举例而言，将第三时脉信号提供至集成电路100的方块B0、B1、B2、B3、B4、B5、B6及B7中的一或多者的一个。在示例性实施例中，集成电路100的一或多个方块B0、B1、B2、B3、B4、B5、B6及B7接收具有与参考时脉频率(f0)大致相同的频率的第三时脉信号。

[0137] 在示例性实施例中，所揭露的时脉网络由于较低频率而导致时脉树200较低的功率消耗，同时维持集成电路100的效能。通过经由功率管理方块关闭高频率部件(举例而言，中央处理单元(central processing unit,CPU))来减小漏泄功率对延迟电路504及互斥析取电路502的影响。此外，延迟电路504及互斥析取电路502的功率消耗影响较小，因为其输出负载电容与时脉树200的部件的输出负载电容相比较小。

[0138] 根据本案的示例性态样，提供参考时脉的方法包含：自参考时脉信号产生第一时脉信号，其中与第一时脉信号相关联的第一频率小于与参考时脉信号相关联的参考时脉频率；经由时脉树朝向集成电路的部件传播第一时脉信号；自第一时脉信号产生具有第二频率的第二时脉信号，其中产生第二时脉信号包含在时脉树的终端点处产生第二时脉信号；以及将第二时脉信号提供至第一部件。

[0139] 在一些实施例中，产生第一时脉信号包含以一预定比率降低参考时脉信号的参考时脉频率。

[0140] 在一些实施例中，降低参考时脉频率包含将参考时脉频率除以二，由此减小由时脉树消耗的功率量。

[0141] 在一些实施例中，产生该第二时脉信号包含：产生一第三时脉信号；以及组合该第一时脉信号与该第三时脉信号以产生该第二时脉信号。

[0142] 在一些实施例中，产生第三时脉信号包含将第一时脉信号反相以产生该第三时脉信号。

[0143] 在一些实施例中，通过多工该第一时脉信号及该第三时脉信号组合该第一时脉信号与该第三时脉信号以产生该第二时脉信号。

[0144] 在一些实施例中，产生第三时脉信号包含在第一时脉信号中引入一预定延迟。

[0145] 在一些实施例中，通过确定第一时脉信号及第三时脉信号的互斥析取，组合第一时脉信号与第三时脉信号，以产生第二时脉信号。

[0146] 在一些实施例中，确定该第一时脉信号及第三时脉信号的互斥析取包含确定以产生第二时脉信号。

[0147] 根据本案的示例性态样，集成电路包含：多个部件；缩减电路，可操作以接收参考时脉信号并从接收到的参考时脉信号产生第一时脉信号；包含多个叶分支的时脉树，此时脉树可操作以将第一时脉信号传播至多个叶分支；以及组合电路，其可操作以：接收来自多个叶分支的第一时脉信号、自第一时脉信号产生第二时脉信号及将第二时脉信号提供至多个部件中的至少一者，其中第二时脉信号具有与参考时脉信号的频率实质上相同的频率。

[0148] 在一些实施例中，缩减电路为二元分割电路。

[0149] 在一些实施例中，二元分割电路在一回馈模式中包含一D正反器。

[0150] 在一些实施例中，与第一时脉信号相关联的一第一频率为与参考时脉信号相关联的一参考时脉频率的一半。

[0151] 在一些实施例中，时脉树进一步包含一树干，且其中缩减电路位于时脉树的树干处。

[0152] 根据本案的示例性态样，晶片包含：包含至少一个方块的集成电路；及可操作以将参考时脉信号提供至此至少一个方块的时脉树，其中此时脉树包含：缩减电路，其可操作以接收参考时脉信号、产生第一时脉信号、将第一时脉信号传播至多个叶分支；及组合电路，其可操作以：接收来自多个叶分支中的一者的第一时脉信号、自第一时脉信号产生第二时脉信号及将第二时脉信号提供至此至少一个方块。

[0153] 在一些实施例中，组合电路包含一第一正反器、一第二正反器、一反相器及一数据选择器，其中：将第一时脉信号提供至第一正反器及反相器；反相器可操作以通过将第一时脉信号反相以产生一第三时脉信号，并将第三时脉信号提供至第二正反器，其中第一正反器及第二正反器可操作以将第一时脉信号及第三时脉信号分别作为一第一输入及一第二输入提供至数据选择器；以及其中数据选择器可操作以替代性地通过选择第一时脉信号与第二时脉信号中的一者产生第二时脉信号。

[0154] 在一些实施例中，组合电路包含一延迟电路及一互斥析取电路，其中：将第一时脉信号作为一第一输入提供至延迟电路及互斥析取电路；延迟电路可操作以通过向第一时脉信号引入一预定延迟产生一第四时脉信号并将第四时脉信号作为一第二输入提供至互斥析取电路；以及其中互斥析取电路可操作以通过确定时脉信号与第四时脉信号的一互斥析取产生第二信号。

[0155] 在一些实施例中，互斥析取电路为一反或逻辑。

[0156] 在一些实施例中，组合电路位于时脉树的一或多个叶分支上。

[0157] 在一些实施例中，时脉树包含一或多个动力更新缓冲器，一或多个动力更新缓冲器位于一分支的一终端点处。

[0158] 前述内容概述若干实施例的特征以使得熟悉此项技术者可较佳理解本案的态样。熟悉此项技术者应理解，其可容易地使用本案作为设计或修改其他制程及结构的基础，该等制程及结构用于执行本文所介绍的实施例的相同目的及/或达成相同优点。熟悉此项技术者应同时意识到，此等等效构造不偏离本案的精神及范畴，且其可在本文中进行各种变化、替换及变更而不偏离本案的精神及范畴。

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