技术领域
[0001] 本
发明涉及通信技术领域，尤其涉及一种分频器和无线通信设备。
背景技术
[0002] 在射频通信系统的收发机(Transceiver,TRX)
电路中,如图1所示，接收到的RF
信号经过带通
滤波器滤除带外干扰，通过低噪声
放大器(Low Noise Amplifier，LNA)放大，以减少后级电路噪声的影响，然后送入
混频器输入端，与本地
振荡器(Local Oscillator,LO)信号进行混频。因此会需要稳定的LO信号作为收发链路的参考信号。该信号由压控振荡器(Voltage-Controlled Oscillator，VCO)的输出分频得到，为了在VCO输出端产生精确且稳定的
频率，通常还采用
锁相环驱动反馈环路中的VCO，使振荡器频率(或
相位)精确
跟踪所施加的参考频率。随着集成电路工艺的发展，人们越来越倾向于使用数字逻辑实现分频功能。由于数字逻辑的特性，目前大多数分频器的分频比都是整数，这种方式限制了LO的
频率范围或给VCO的调谐范围提出了较高的要求，不利于多制式同芯片的实现。非整数分频比的分频器不仅可以提供更多样的频率计划(frequency plan)，使VCO可以用较窄的调谐范围
覆盖较多的通信制式，而且可以将VCO的振荡频率与
功率放大器(Power Amplifier，PA)的大功率谐波错开，避免出现频率牵引(frequency pulling)现象。
[0003] 然而，在现有的采用非整数分频比的技术方案中，分频器的分频比可配置性都较差。例如
专利方案WO2011028157A1中，只给出了几种情况下的时钟相位排列方式，没有提供动态调整的方法，因此可配置性较差，并且
逻辑电路的复杂程度较高，不适合高频工作。又例如在专利方案WO2013048525A1中,输入多路
正交信号，分别驱动相应的除5分频器，产生脉宽为一个
输入信号周期的脉冲信号，经窄脉冲产生器后合并在一起作为最终信号输出。在该方案中，多个分频器完全独立，消耗的资源较大，不利于低功耗、低噪声的实现。且多路分频器按照所需时序严格启动，因此需要相应的
启动电路，而启动电路的时序与分频比密切相关，不便于实现可配置。
发明内容
[0004] 本发明
实施例提供了一种分频器和无线通信设备，其结构简单，适于高频工作，易于扩展，可配置性强。
[0005] 第一方面，本发明实施例提供了一种分频器，包括：移位寄存器单元和输出频率合成单元；
[0006] 移位寄存器单元包括循环级联的多个基本单元；每一级基本单元包括2N个
串联的D触发器和一个多路选通器，所述2N个串联的D触发器的输出分别接入所述多路选通器；所述多路选通器的输出通过选通信号选择，且与下一级基本单元的输入相连接；所述移位寄存器单元中的多个D触发器的
时钟信号输入端分别接入多路时钟周期相同但相位不同的时N钟信号；其中，除每一级基本单元的信号输入端的第一个D触发器之外的其余2-1个D触发器接入的时钟信号的相位，比所述第一个D触发器接入的时钟信号的相位滞后M/2个时钟周期；所述下一级基本单元的第一个D触发器接入的时钟信号的相位，比前一级基本单元中除所述第一个D触发器之外的其余2N-1个D触发器接入的时钟信号的相位滞后3/4个时钟周期；M为正整数；所述前一级基本单元中D触发器与所述下一级基本单元中D触发器接入的时钟信号之间的相位关系由
开关信号控制；
[0007] 输出频率合成单元，用于对每一级基本单元的信号输入端的第一个D触发器的
输出信号进行
叠加，生成分频输出信号；第一级基本单元的第一个D触发器的输入信号为分频输入信号；所述分频输出信号的分频比为n+x；其中，x为所述分频比的小数部分，根据开关信号控制输出为0.25或0.75；n为所述分频比的整数部分，等于所述选通信号的值，为大于等于零且小于N的整数，N为正整数。
[0008] 在第一种可能的实现方式中，所述分频器还包括：时钟调整单元，响应于开关信号，用于对输入的正交相位的时钟信号进行相位调整，输出多路相位调整后的所述时钟周期相同但相位不同的时钟信号；所述开关信号为
数字信号，具体为第一取值或第二取值。
[0009] 结合第一方面或第一方面的第一种可能的实现方式，在第二种可能的实现方式中，当所述开关信号为第一取值时，所述x为0.25。
[0010] 结合第一方面或第一方面的第二种可能的实现方式，在第三种可能的实现方式中，所述M为1。
[0011] 结合第一方面或第一方面的第一种可能的实现方式，在第四种可能的实现方式中，当所述开关信号为第二取值时，所述x为0.75。
[0012] 结合第一方面或第一方面的第四种可能的实现方式，在第五种可能的实现方式中，所述M为2。
[0013] 结合第一方面的第一种、第二种、第三种、第四种、第五种可能的实现方式，在第六种可能的实现方式中，所述移位寄存器单元包括循环级联的四个基本单元；
[0014] 所述时钟调整单元具体用于：对接收到的IP信号、QP信号、IN信号和QN信号进行处理；所述IP信号、QP信号、IN信号和QN信号为四路依次为时钟周期相同但相位相差1/4时钟周期的时钟信号；所述时钟调整单元具体包括I路信号选通器、Q路信号选通器和延时子单元；
[0015] 所述延时子单元具体用于：补偿所述I路信号选通器、Q路信号选通器引入的延时；
[0016] 其中，所述IP信号经过延时子单元后，接入第一级基本单元的第一个D触发器的时钟信号输入端；
[0017] 所述IP信号和IN信号经过I路信号选通器，所述I路信号选通器根据开关信号的第一取值，选择将IP信号接入第一级基本单元的除所述第一个D触发器之外的其余2N-1个D触发器的时钟信号输入端，将IN信号接入第三级基本单元的除所述第一个D触发器之外的其N余2-1个D触发器的时钟信号输入端；或者根据开关信号的第二取值，选择将IN信号接入第一级基本单元的除所述第一个D触发器之外的其余2N-1个D触发器的时钟信号输入端，将IP信号接入第三级基本单元的除所述第一个D触发器之外的其余2N-1个D触发器的时钟信号输入端；
[0018] 所述IN信号经过延时子单元后，接入第三级基本单元的第一个D触发器的时钟信号输入端；
[0019] 所述QN信号经过延时子单元后，接入第二级基本单元的除所述第一个D触发器之外的其余2N-1个D触发器的时钟信号输入端；
[0020] 所述QP信号和QN信号经过Q路信号选通器，所述Q路信号选通器根据开关信号的第一取值，选择将QN信号接入第二级基本单元的第一个D触发器的时钟信号输入端，将QP信号接入第四级基本单元的第一个D触发器的时钟信号输入端；或者根据开关信号的第二取值，选择将QP信号第二级基本单元的第一个D触发器的时钟信号输入端，将QN信号接入第四级基本单元的第一个D触发器的时钟信号输入端；
[0021] 所述QP信号经过延时子单元后，接入第四级基本单元的除所述第一个D触发器之N外的其余2-1个D触发器的时钟信号输入端。
[0022] 结合第一方面或第一方面的第一种、第二种、第三种、第四种、第五种、第六种可能的实现方式，在第七种可能的实现方式中，所述输出频率合成单元具体为或逻辑电路。
[0023] 结合第一方面或第一方面的第一种、第二种、第三种、第四种、第五种、第六种、第七种可能的实现方式，在第八种可能的实现方式中，所述输出频率合成单元包括多级输出调整电路和或
门；
[0024] 每一级输出调整电路用于对每一级基本单元的第一个D触发器的时钟信号的反向信号与所述第一个D触发器的输出信号进行与运算，生成输出调整信号；
[0025] 通过或门将每一级输出调整电路生成的输出调整信号进行叠加，生成分频输出信号。
[0026] 结合第一方面或第一方面的第一种、第二种、第三种、第四种、第五种、第六种、第七种、第八种可能的实现方式，在第九种可能的实现方式中，所述第一级基本单元的第一个D触发器在复位信号有效时输出数字高电平，所述分频器中除所述第一级基本单元的第一个D触发器之外的其他D触发器在复位信号有效时输出数字低电平。
[0027] 结合第一方面或第一方面的第一种、第二种、第三种、第四种、第五种、第六种、第七种、第八种、第九种可能的实现方式，在第十种可能的实现方式中，N＝1。
[0028] 第二方面，本发明实施例提供了一种无线通信设备，其特征在于，包括：
[0030] 混频器，用于使用
本振信号对基带信号做混频生成所述发送的射频信号，或使用本振信号对所述接收的射频信号做混频生成基带信号；
[0031] 根据
权利要求1-12任一权项所述的分频器，所述分频器用于向混频器提供所述分频输出信号作为所述本振信号；以及
[0032]
锁相环，用于向所述分频器提供所述分频输入信号。
[0033] 本发明实施例提供的分频器和无线通信设备，采用为多个基本单元串联组成的循环级联结构的移位寄存器单元，对每一级基本单元的信号输入端的第一个D触发器的输出信号进行叠加，生成分频输出信号，通过精确控制每一级基本单元中D触发器的时钟信号的
相位差，从而实现分频比为0.75～n.75，步长为0.5的非整数分频，本发明实施例提供的分频器，可以应用在TRX电路中，其结构简单，适于高频工作，易于扩展，可配置性强。
附图说明
[0034] 图1为射频通信系统的收发机电路的示意图；
[0035] 图2为本发明实施例提供的一种分频器的电路图；
[0036] 图3为本发明实施例提供的分频器中的一种可扩展的基本单元的电路图；
[0037] 图4为本发明实施例提供的分频器中的一种基本单元的电路图；
[0038] 图5为本发明实施例提供的分频器中的时钟调整单元的电路图；
[0039] 图6为本发明实施例提供的分频器的一种时序图；
[0040] 图7为本发明实施例提供的分频器的另一种时序图；
[0041] 图8为本发明实施例提供的分频器中的输出频率合成单元的电路图；
[0042] 图9为本发明实施例提供的分频器的又一种时序图。
[0043] 下面通过附图和实施例，对本发明实施例的技术方案做进一步的详细描述。
具体实施方式
[0044] 下面结合附图对本发明实施例进行详细描述。应当明确，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0045] 图2为本发明实施例提供的一种分频器，包括：移位寄存器单元1和输出频率合成单元2。
[0046] 移位寄存器单元1为多个基本单元串联组成的循环级联结构；其中基本单元的电路结构可以具体参考图3所示，每一级基本单元包括2N个串联的D触发器(DFF)和一个多路选通器(mux)，所述2N个串联的D触发器分别用DFF1,……，DFF(2N-1)，它们的输出分别接入所述多路选通器mux的输入0，……，2N-1，通过多路选通器mux的选通信号sel选择多路选通器mux的输出next，与下一级基本单元的输入相连接。其中in表示该基本单元的输入信号，clk1和clk2分别表示时钟信号，reset表示D触发器的复位信号。对每个D触发器，其输入端为D端，输出端为Q端。第一级基本单元的第一个D触发器的输入信号为分频输入信号。
[0047] 移位寄存器单元1中的多个D触发器的时钟信号输入端分别接入多路相位不同的时钟信号；具体的，除每一级基本单元的信号输入端的第一个D触发器之外的其余2N-1个D触发器接入的时钟信号clk2的相位，比所述第一个D触发器接入的时钟信号clk1的相位滞后M/2个时钟周期；其中，所述2N-1个D触发器中的第一个D触发器的时钟相位相对的同级基本单元的信号输入端的第一个D触发器滞后一个时钟周期或1/2时钟周期，所述2N-1个D触发器中除第一个D触发器之外的其余每一个D触发器，其时钟相位相对其前面的一个D触发器的时钟相位滞后一个时钟周期。所述下一级基本单元的第一个D触发器接入的时钟信号的相位，比前一级基本单元中除所述第一个D触发器之外的其余2N-1个D触发器接入的时钟信号的相位滞后3/4个时钟周期；上述M、N均为正整数；
[0048] 输出频率合成单元2，用于对每一级基本单元的信号输入端的第一个D触发器的输出信号进行叠加，生成分频输出信号frac_out。
[0049] 在本实施例中，仅以每一级基本单元包括两个串联的D触发器和一个2选1选通器的情况为例示出，这种情况可以轻易被推广到其他多个串联的D触发器的情况，其仅仅作为一个实例。下面以图2所示的每个基本单元包括两个D触发器和一个2选1选通器的具体电路为例，进行详细说明。因为本发明中输入的时钟信号为相位正交的时钟信号，因此本发明实施例中，分频器的移位寄存器单元1采用四级基本单元级联的方式来实现。
[0050] 为便于描述，定义第一级基本单元中的第一个D触发器为DFF10,第二个D触发器为DFF11，选通器为mux1；第二级基本单元中的第一个D触发器为DFF20,第二个D触发器为DFF21，选通器为mux2；第三级基本单元中的第一个D触发器为DFF30,第二个D触发器为DFF31，多路选通器为mux3；第四级基本单元中的第一个D触发器为DFF40,第二个D触发器为DFF41，多路选通器为mux4。
[0051] 本发明实施例中，如图2所示的分频器的结构具体为：
[0052] DFF10接收数据输入信号in1,通过ck11
采样后输出第一级基本单元的输出信号out1,同时作为DFF11的输入信号，通过DFF11的时钟信号ck12采样后输出，与out1一起分别接入mux1，通过mux1的选通信号sel选择输出为next1信号，作为第二级基本单元的输入信号in2；DFF20接收数据输入信号in2,通过ck21采样后输出第二级基本单元的输出信号out2,同时作为DFF21的输入信号，通过DFF21的时钟信号ck22采样后输出，与out2一起分别接入mux2，通过mux2的选通信号sel选择输出为next2信号，作为第三级基本单元的输入信号in3；DFF30接收数据输入信号in3,通过ck31采样后输出第三级基本单元的输出信号out3,同时作为DFF31的输入信号，通过DFF31的时钟信号ck32采样后输出，与out3一起分别接入mux3，通过mux3的选通信号sel选择输出为next3信号，作为第四级基本单元的输入信号in4；DFF40接收数据输入信号in4,通过ck41采样后输出第四级基本单元的输出信号out4,同时作为DFF41的输入信号，通过DFF41的时钟信号ck42采样后输出，与out4一起分别接入mux4，通过mux4的选通信号sel选择输出为next4信号，作为第一级基本单元的输入信号in1；由此形成多个基本单元串联而成的循环级联结构。其中，mux1、mux2、mux3和mux4的选通信号为相同的选通信号sel。输出频率合成单元2对上述四级基本单元的输出信号out1、out2、out3、out4进行叠加，生成分频输出信号frac_out。
[0053] 其中，移位寄存器单元1为多相时钟驱动的移位寄存器，每个基本单元对输入的信号具有输出延时的作用。具体以图4中给出的基本单元的结构为例进行说明。
[0054] 假设产生这一级基本单元的输入信号in信号的时钟相位为 这一级基本单元中用以驱动第一个D触发器DFF0的第一个时钟信号ck1与这一级基本单元用以驱动后续2N-1个D触发器的第二个时钟信号ck2的相位分别为 和 则该基本单元对输入信号的延时为：
[0055]
[0056] 在本实施例中，当上述寄存器DFF10～DFF41接收到的复位信号reset为有效复位信号时，除第一级基本单元中的DFF10之外，其他所有寄存器均被复位，输出数字低电平，DFF10则产生一个脉宽为T(T为输入时钟ck11的时钟周期)的正脉冲。当reset信号失效后，在移位寄存器单元1的各级基本单元构成的环路中传递一个脉宽为T的正脉冲，其周期为4Tdelay。若各级基本单元的输入时钟是对称的，那么out1、out2、out3、out4信号的间隔则是相等的，将其相加在一起作为最终输出frac_out的周期则为Tdelay。
[0057] 在本发明实施例中，所述分频输出信号的分频比为n+x；其中，x为所述分频比的小数部分，根据开关信号控制输出为0.25或0.75；n为所述分频比的整数部分，等于所述选通信号的值，为大于等于零且小于N的整数，N为正整数
[0058] 本发明实施例提供的分频器，在移位寄存器单元1之前，还可以包括时钟调整单元3，用以产生满足前述移位寄存器单元1中多个D触发器的时钟信号输入端所要求接入的时钟信号。本实施例中给出了一种具体的时钟调整单元的电路实现方式，具体如图5所示。当然，这些时钟信号的产生还可以通过其他形式的时钟调整单元的具体电路来实现。
[0059] 如图5所示，时钟调整单元3包括I路信号选通器mux5、Q路信号选通信mux6和延时子单元31；时钟调整单元3以正交信号作为输入，对接收到的IP信号、QP信号、IN信号和QN信号进行处理；所述IP信号、QP信号、IN信号和QN信号为四路依次相位滞后1/4时钟周期的时钟信号；
[0060] 具体的，
[0061] IP信号经过延时子单元31延时后,生成ck11；
[0062] IP信号和IN信号经过I路信号选通器mux5，根据开关信号sw，选择输出IP信号为ck12且IN信号为ck32，或者选择输出IN信号为ck12且IP信号为ck32；
[0063] IN信号经过延时子单元31延时后,生成ck31；
[0064] QN信号经过延时子单元31延时后，生成ck22；
[0065] QP信号和QN信号经过Q路信号选通器mux6，根据开关信号sw，选择输出QN信号为ck21且QP信号为ck41，或者选择输出QN信号为ck41且QP信号为ck21；
[0066] QP信号经过延时子单元31延时后，生成ck42；。
[0067] 具体的，时钟调整单元3输出的时钟信号与sw信号的关系如下表所示。
[0068] ck11 ck12 ck21 ck22 ck31 ck32 ck41 ck42
sw＝0 IP IN QP QN IN IP QN QP
sw＝1 IP IP QN QN IN IN QP QP
[0069] 表1
[0070] 因为IP信号、QP信号、IN信号和QN信号为四路依次相位滞后1/4时钟周期的时钟信号，因此，由表1中可以看出，无论开关信号为0或1，时钟调整单元3输出给移位寄存器单元1中后一级基本单元的第一个D触发器的时钟信号的相位，相对于前一级基本单元中除所述第一个D触发器之外的其余2N-1个D触发器的时钟信号的相位滞后3/4T。可以这样可以给多路选通器mux以及相关路径延时提供足够大的余量，便于提高电路的工作频率。此外，同一级基本单元中，2N-1个D触发器的时钟信号的相位相对于第一个D触发器的时钟信号的相位滞后1/2T或者1T。
[0071] 输出频率合成单元2具体可以为或门，则本发明实施例图2所示的分频器电路的信号延时与sw、sel信号的关系如下表所示。
[0072]
[0073] 表2
[0074] 也就是说，当sel＝1，sw＝0时，本发明实施例提供的分频器的分频比为1.25，其电路的时序图具体如图6所示；当sel＝1，sw＝1时，本发明实施例提供的分频器的分频比为1.75，其电路的时序图具体如图7所示。
[0075] 如果分频器电路中采用如图3所示的基本单元的形式，利用输出给每一级基本单元的第一个时钟信号ck1驱动这一级基本单元中的第一个D触发器DFF0，利用输出给每一级基本单元的第二个时钟信号ck2驱动后续的2N-1个D触发器，各级D触发器的输出均接到2N选1的mux的输入，根据sel信号选择其中一路作为next信号输出给下一级基本单元。在这种分频器电路中，如果仍然采用简单或门作为输出频率合成单元2，则分频器电路的延时与sw、sel信号的关系如下表所示。
[0076]
[0077] 表3
[0078] 其中，在sel＝0且sw＝1时Tdelay是不可用的，这是因为各级输出的out信号脉宽为T，而相邻两个脉冲之间的间隔是3/4T，导致简单的或门无法把相邻的两个脉冲合并在一起。
[0079] 在一个具体的例子中，可以采用如图8所示的分频器的输出频率合成单元的电路结构。
[0080] 具体的，输出频率合成单元2包括多级的输出调整电路21和或门22；
[0081] 每一级输出调整电路21具体包括一个
反相器211和一个与门212，每一级基本单元的第一个D触发器的时钟信号经过反相器211后，和这一级第一个D触发器的输出信号进行与运算，生成这一级的输出调整信号frac_adj；然后通过或门22将每一级输出调整电路21生成的输出调整信号frac_adj进行叠加，生成分频输出信号frac_out。
[0082] 由此，可在sel＝0且sw＝1时实现0.75分频，sel＝n且sw＝1时实现n.75分频，时序关系如图9所示。
[0083] 本发明实施例提供了一种分频比为0.75～n.75,步长为0.5的可配置的非
整数分频器，可以应用在TRX电路中，结构简单，适于高频工作，并且易于扩展，可配置性强。
[0084] 相应的，本发明实施例还提供了一种无线通信设备，包括：天线、混频器、分频器和锁相环；
[0085] 具体的，天线用于接收或发送射频信号；
[0086] 锁相环用于向所述分频器提供所述分频输入信号；
[0087] 分频器具体为上述实施例中提供的分频器，用于根据分频输入信号向混频器提供所述分频输出信号作为所述本振信号；
[0088] 混频器用于使用本振信号对基带信号做混频生成所述发送的射频信号，或使用本振信号对所述接收的射频信号做混频生成基带信号。
[0089] 本发明实施例提供的无线通信设备，应用了上述实施例中提供的分频器向混频器提供本振信号，能够满足当前射频系统低噪声、低功耗、高频率的要求，并且可以满足用户灵活应用的要求。
[0090] 专业人员应该还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及
算法步骤，能够以
电子硬件来实现，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明实施例的范围。具体地，所述运算和控制部分都可以通络逻辑
硬件实现，其可以是使用集成电路工艺制造出来的逻辑集成电路，本实施例对此不作限定。
[0091] 结合本文中所公开的实施例描述的方法或算法的步骤可以用硬件、处理器执行的
软件模
块，或者二者的结合来实施。
软件模块可以置于随机
存储器(RAM)、内存、
只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、
硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。
[0092] 以上所述的具体实施方式，对本发明实施例的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明实施例的具体实施方式而已，并不用于限定本发明实施例的保护范围，凡在本发明实施例的精神和原则之内，所做的任何
修改、等同替换、改进等，均应包含在本发明实施例的保护范围之内。
