技术领域
[0001] 本
发明涉及一种多路雷达
射频信号数字接收系统，属于雷达波接收检测技术领域。
背景技术
[0002] 雷达接收机，即雷达中对回波信号进行放大、变换和处理的设备。大多采用超外差式接收机，并附加各种抗干扰
电路。具有灵敏度高、选择性好、抗干扰能
力强等优点。而且根据雷达体制的不同，一部雷达至少有一部接收机，有的雷达有几部甚至数千部接收机。
现有技术雷达接收机结构复杂，实际应用过程中，
稳定性差，易出现信号丢失情形。
发明内容
[0003] 本发明所要解决的技术问题是提供一种多路雷达射频信号数字接收系统，采用多路
微波前端和多路数字接收机设计，能够高效实现雷达波的接收与检测。
[0004] 本发明为了解决上述技术问题采用以下技术方案：本发明设计了一种多路雷达射频信号数字接收系统，用于针对多路雷达射频信号进行处理，获得雷达波PDW描述；包括多路微波前端和多路数字接收机，其中，多路微波前端包括多路雷达微波接收通道，各路雷达微波接收通道的结构彼此相同，各路雷达微波接收通道分别由其输入端依次包括
串联的输入
开关、第一
滤波器、
限幅模
块、预设增益大小的低噪放、第一功分器、幅相一致变频模块，幅相一致变频模块的输出端即为雷达微波接收通道的输出端；各路雷达微波接收通道的输出端分别对接多路数字接收机的各输入端；
[0005] 多路微波前端用于针对各路雷达射频信号进行下变频处理，获得各路雷达波中频信号，并将各路雷达波中频信号送往多路数字接收机，由多路数字接收机进一步处理获得雷达波PDW描述。
[0006] 作为本发明的一种优选技术方案：所述幅相一致变频模块由其输入端依次包括串联的第二滤波器、第一程控器、第一低噪声
放大器、开关
滤波器组、第一
混频器、第一
低通滤波器、第二
低噪声放大器、并联
带通滤波器组、第二混频器、第一带通滤波器、第二程控器、第二低噪声放大器、第二低通滤波器，第二低通滤波器的输出端即幅相一致变频模块为输出端。
[0007] 作为本发明的一种优选技术方案：所述并联带通滤波器组包括第一单刀双掷开关、第二单刀双掷开关、第二带通滤波器、第三带通滤波器，第一单刀双掷开关的单侧端为并联带通滤波器的输入端，第一单刀双掷开关的双掷端分别对接第二带通滤波器的其中一端、第三带通滤波器的其中一端，第二带通滤波器的另一端、第三带通滤波器的另一端分别对接第二单刀双掷开关的双掷端，第二单刀双掷开关的单侧端作为并联带通滤波器组的输出端。
[0008] 作为本发明的一种优选技术方案：所述幅相一致变频模块还包括旁侧控制系统，旁侧控制系统包括恒温晶振、第二功分器、第一
锁相源、第二锁相源、倍频放大器，其中，恒温晶振的输出端对接第二功分器的输入端，第二功分器的两个输出端分别对接第一锁相源的输入端、第二锁相源的输入端，第一锁相源的输出端对接倍频放大器的输入端，倍频放大器的输出端对接所述第一混频器的输入端，第二锁相源的输出端对接所述第二混频器的输入端。
[0009] 作为本发明的一种优选技术方案：所述多路数字接收机包括
采样芯片模块、多路检测通道、数据融合模块、比幅比向侧向模块，其中，各路检测通道的结构彼此相同，各路检测通道分别由其输入端依次包括串联的数字信道化模块、幅度
相位计算模块、信号检测模块、参数测量模块，参数测量模块的输出端即为检测通道的输出端；
[0010] 多路数字接收机的输入端接收来自多路微波前端的各路雷达波中频信号，由采样芯片模块分别对各路雷达波中频信号进行数据采样，获得各路雷达波采样数据信号，并分别一一对应发送至各路检测通道，由各路检测通道分别对雷达波采样数据信号进行处理，采集获得雷达波各目标参数；各路检测通道的输出端对接数据融合模块的输入端，数据融合模块的输出端对接比幅比向侧向模块的输入端；数据融合模块接收各路雷达波的各目标参数进行融合处理，并进一步发送至比幅比向侧向模块，最终获得雷达波PDW描述。
[0011] 作为本发明的一种优选技术方案：所述多路数字接收机中的多路检测通道、数据融合模块、比幅比向侧向模块分布设置于三片FPGA上，其中，多路检测通道分布于FPGA#A上、FPGA#B上，数据融合模块、比幅比向侧向模块设置于FPGA#C上。
[0012] 作为本发明的一种优选技术方案：所述多路数字接收机还包括ZYNQ芯片，ZYNQ芯片用于管理多路数字接收机中整块
电路板的上电顺序、
电压监控、
温度监控，同时ZYNQ芯片用于管理所述三片FPGA的加载和调试。
[0013] 作为本发明的一种优选技术方案：所述FPGA#A、FPGA#B与所述各路雷达波采样数据信号使用JESD204B协议保证同步，FPGA#A、FPGA#B与FPGA#C同样使用JESD204B协议保证同步。
[0014] 作为本发明的一种优选技术方案：所述各路检测通道分别对雷达波采样数据信号进行处理，采集获得雷达波各目标参数，包括
频率、脉冲宽度、脉冲幅度、相位、以及到达时间参数。
[0015] 本发明所述一种多路雷达射频信号数字接收系统，采用以上技术方案与现有技术相比，具有以下技术效果：
[0016] 本发明所设计多路雷达射频信号数字接收系统，采用多路微波前端和多路数字接收机设计，结合全FPGA
数字信号处理，有效应对数字化接收机数据吞吐量大、运算速度高的要求，并且系统中与
信号处理的串行通信在FPGA内部使用软CPU完成，这样既保证了功能的实现，又简化了设计，同时，在信号检测中还将使用邻信道抑制、信道
跟踪等技术，以保证最终测量的正确性；此外本发明设计贯彻通用化、模块化、标准化设计的原则，尽量使得各个模块的功能相对独立、完整，使得各个模块之间的
接口关系，
硬件接口
连接线最少，方便各个模块之间独立设计、调试、检验。
附图说明
[0017] 图1是本发明设计中多路微波前端的架构示意图；
[0018] 图2是本发明设计各路微波前端中幅相一致变频模块的架构示意图；
[0019] 图3是本发明设计中8路数字接收机的架构示意图；
[0020] 图4是本发明设计中8路数字接收机中ZYNQ应用示意图；
[0021] 图5-1表示信道滤波器的基带
原型的幅频示意图；
[0022] 图5-2表示信道滤波器的基带原型的相频响应示意图；
[0023] 图6表示信道形成滤波器的频率响应示意图；
[0024] 图7表示
相位差估计值的均方根误差与输入
信噪比的关系示意图；
[0025] 图8表示信道化后噪声和含噪信号的幅度分布示意图；
[0026] 图9表示数据同步示意图。
具体实施方式
[0027] 下面结合
说明书附图对本发明的具体实施方式作进一步详细的说明。
[0028] 本发明设计了一种多路雷达射频信号数字接收系统，用于针对多路雷达射频信号进行处理，获得雷达波PDW描述；实际应用当中，诸如设计8路路雷达射频信号数字接收系统，即包括多路微波前端和8路数字接收机，其中，多路微波前端包括8路雷达微波接收通道，如图1所示，各路雷达微波接收通道的结构彼此相同，各路雷达微波接收通道分别由其输入端依次包括串联的输入开关、第一滤波器、限幅模块、预设增益大小的低噪放、第一功分器、幅相一致变频模块，幅相一致变频模块的输出端即为雷达微波接收通道的输出端；如图2所示，幅相一致变频模块由其输入端依次包括串联的第二滤波器、第一程控器、第一低噪声放大器、开关滤波器组、第一混频器、第一低通滤波器、第二低噪声放大器、并联带通滤波器组、第二混频器、第一带通滤波器、第二程控器、第二低噪声放大器、第二低通滤波器，第二低通滤波器的输出端即幅相一致变频模块为输出端。
[0029] 幅相一致变频模块中的并联带通滤波器组包括第一单刀双掷开关、第二单刀双掷开关、第二带通滤波器、第三带通滤波器，第一单刀双掷开关的单侧端为并联带通滤波器的输入端，第一单刀双掷开关的双掷端分别对接第二带通滤波器的其中一端、第三带通滤波器的其中一端，第二带通滤波器的另一端、第三带通滤波器的另一端分别对接第二单刀双掷开关的双掷端，第二单刀双掷开关的单侧端作为并联带通滤波器组的输出端。
[0030] 幅相一致变频模块还设计包括旁侧控制系统，旁侧控制系统包括恒温晶振、第二功分器、第一锁相源、第二锁相源、倍频放大器，其中，恒温晶振的输出端对接第二功分器的输入端，第二功分器的两个输出端分别对接第一锁相源的输入端、第二锁相源的输入端，第一锁相源的输出端对接倍频放大器的输入端，倍频放大器的输出端对接所述第一混频器的输入端，第二锁相源的输出端对接所述第二混频器的输入端。
[0031] 各路雷达微波接收通道的输出端分别对接8路数字接收机的各输入端；多路微波前端用于针对各路雷达射频信号进行下变频处理，获得各路雷达波中频信号，即实际应用中，将8路2-18GHz雷达射频波信号进行下变频处理，获得8路1.4-2.4GHz雷达波中频信号，并将各路雷达波中频信号送往8路数字接收机，由8路数字接收机进一步处理获得雷达波PDW描述，应用中将雷达波PDW描述送往信号预处理分机进行信号分选和识别。
[0032] 实际应用当中，多路微波前端的设计和器件的选型，需要统筹考虑链路噪声系数、动态范围、开关隔离度等关键指标，前端射频AGC按照步进要求选用十三所NC1325C-118PD三位35dB数控；多路微波前端中的各低噪放选择十三所BW302分布式宽带低噪放，噪声系数3dB左右，增益17dB，该芯片在2-18GHz带宽内具有平坦的幅频响应；开关滤波器组的设计需要兼顾频段间选择性和小型化要求，这里采用PIN单刀多掷开关和MEMS小型化滤波器的搭配方式，具体诸如多路微波前端的设计中，采用MEMS带通滤波器SiMF2R75/1R3-9D2、MEMS带通滤波器SiMF3R9/1R8-7D2、MEMS带通滤波器SiMF7/4-10D1、MEMS带通滤波器SiMF10R55/
3R9-8D2、MEMS带通滤波器SiMF15R25/6R5-8D1。
[0033] 本发明中的8路数字接收机采用全FPGA数字信号处理，FPGA适合进行高并行，吞吐量大的运算，数字化接收机的数据吞吐量大，要求的运算速度高，串行DSP运算速度无法适应该应用的要求。数字接收机中与各路信号处理的串行通信在FPGA内部使用软CPU完成，这样既保证了功能的实现，又简化了设计。
[0034] 8路数字接收机设计贯彻通用化、模块化、标准化设计的原则，尽量使得各个模块的功能相对独立、完整，使得各个模块之间的接口关系，硬件接口连接线最少，方便各个模块之间独立设计、调试、检验。
[0035] 8路数字接收机包括采样芯片模块、8路检测通道、数据融合模块、比幅比向侧向模块，如图3所示，各路检测通道的结构彼此相同，各路检测通道分别由其输入端依次包括串联的数字信道化模块、幅度相位计算模块、信号检测模块、参数测量模块，参数测量模块的输出端即为检测通道的输出端。
[0036] 8路数字接收机的输入端接收来自多路微波前端的各路雷达波中频信号(1.4GHz～2.4GHz)，由采样芯片模块分别对各路雷达波中频信号进行数据采样，获得各路雷达波采样数据信号，实际应用当中，采样芯片模块设计采用ADC12DJ3200，即由ADC12DJ3200采样芯片模块按2.56GHz采样速率，针对各路雷达波中频信号进行高速数据采样，ADC12DJ3200是一款射频采样千兆采样ADC，支持从直流至10GHz的直接输入频率采样。在双通道模式下，ADC12DJ3200支持的
采样频率分别高达3200MSPS；而在单通道模式下，支持的采样频率分别高达6400MSPS，8.0GHz的全功率输入带宽(-3dB)。ADC12DJ3200采用具有多达16个串行通道和子类1兼容性的高速JESD204B输出接口，可实现确定性延迟和多器件同步。串行输出通道支持高达12.8Gbps的速率，并可配置交换位速率和通道数。
[0037] 由采样芯片模块处理所获得的各路雷达波采样数据信号分别一一对应发送至各路检测通道，由各路检测通道分别对雷达波采样数据信号进行处理，采集获得雷达波各目标参数，实际应用中，采集所获雷达波各目标参数包括频率、脉冲宽度、脉冲幅度、相位、以及到达时间参数；各路检测通道的输出端对接数据融合模块的输入端，数据融合模块的输出端对接比幅比向侧向模块的输入端；数据融合模块接收各路雷达波的各目标参数进行融合处理，并进一步发送至比幅比向侧向模块，最终获得雷达波PDW描述。
[0038] 8路数字接收机的实际应用设计中，8路检测通道、数据融合模块、比幅比向侧向模块分布设置于三片FPGA上，其中，8路检测通道分布于FPGA#A上、FPGA#B上，数据融合模块、比幅比向侧向模块设置于FPGA#C上，具体实施中，如图4所示，8路数字接收机设计采用ZYNQ芯片管理8路数字接收机中整块电路板的上电顺序、电压监控、温度监控，同时ZYNQ芯片用于管理所述三片FPGA的加载和调试，速度更快、效率更高。
[0039] 实际应用中，比相体制要求数字接收机的各路AD工作严格同步，所以在方案设计时采用FPGA#A、FPGA#B与所述各路雷达波采样数据信号使用JESD204B协议保证同步，FPGA#A、FPGA#B与FPGA#C同样使用JESD204B协议保证同步，如此可保证数字接收机的同步，对于系统的幅频跟相频一致性，可通过微波前端加射频自检源，系统幅频跟相频校正来修正。
[0040] 对于8路数字接收机中的各路检测通道来说，其中，数字信道化模块实际上就是128通道的多相滤波器，将2.56GHz的采样信号分成128路40M数据率的
正交通道信号，其中
128个通道左右互为镜像，有效信道为64个。数字信道化模块将每一路输入的数字信号分成
64个信道，每个信道带宽20MHz，其中0～4信道和59～63信道处于过渡带内，无信号，所以实际有效信道数为54。信道滤波器的基带原型的幅频和相频响应分别如图5-1和图5-2所示，频率作了归一化处理，各信道的幅频特性如图6所示。
[0041] 为了避免由于噪声造成的信道边缘的频率模糊，信道化过程提高了一倍的采样率，即实际的采样率为40MHz，虽然这样增加了接近一倍的硬件资源消耗，但可以基本上杜绝频率模糊现象的产生。
[0042] 经过信道化后，由于每个信道的实际带宽减小，相应了信号的信噪比也将有所提高。如果信道形成滤波器为理想带通滤波器，那么信噪比将提高约15dB，但是由于滤波器较大的过渡带，实际信噪比的提高约为13dB左右，即对于最低输入信噪比为0dB的信号，在信道输出端信噪比将变为13dB。
[0043] 对于检测通道中的幅度相位计算模块来说，信号经过信道形成模块之后，生成了40Msps的正交信号，该信号通过Cordic计算即可获得相位和幅度信息。而且Cordic模块适于设计成流
水线工作模式，可以大大提高运行速度。
[0044] 幅度计算结果的分布形式将在信号检测模块中说明，这里说明一下理论上
输入信号的信噪比和输出相位的标准差之间的关系。
[0045] 对于信噪比较高的信号(8dB以上近似满足此要求)，其单点相位测量结果的均方误差近似为： 该分机实际相位计算采用4点积累，所以相位差的均方误差表示为： 输入信号的信噪比与信道化输出后相位差
的均方根误差之间的关系如图7所示。
[0046] 如图7可见，随着信噪比的增大，两路信号相位差的均方根误差不断减小，在信噪比小于15dB时，相位差的均方根误差下降的非常快；而当信噪比再提高时，误差的减小就比较缓慢了。
[0047] 在本系统中，理论上相位差
精度大致如下：
[0048] 1)SNR:0dB时，<7度(r.m.s.)；
[0049] 2)SNR:20dB时，<2.0度(r.m.s.)。
[0050] 对于检测通道中的信号检测模块来说，原始信号经过数字信道化之后，信噪比得到一定提高，经过前述的幅度计算模块之后，得到信号的包络。假设噪声为高斯噪声，噪声幅度的分布为Rayleigh分布，而含噪信号的幅度分布为Rician分布，其分布不仅与信噪比有关，还与噪声功率有关。
[0051] 本项目使用边沿检测滤波器对产生的信号包络作积累，使用7阶滤波器，检测效果良好，如图8所示，在某信道中存在一个小信号，经过信道化后的信噪比约为13dB，另外在该信道中还存在其他信道的大信号产生的兔
耳，由图可见，信号在13dB的信噪比之下直接检测，虚警率和检测概率都不是很理想，但是经过检测滤波器之后信噪比大为提高，可以直接用于检测；兔耳所产生的检测结果，其形状明显异于实际信号的检测结果，可以比较方便的剔除。同时，在信号检测中还将使用邻信道抑制，信道跟踪等技术以保证最终测量的正确性。
[0052] 8路数字接收机的实际应用中还涉及同步与主控模块、大信号处理、信号分裂处理，其中，同步与主控模块主要负责多个芯片之间的同步和信道选择。因为各个信号处理芯片由其前端的ADC时钟分频后驱动，而各个时钟之间不可避免的存在相位差，最终产生的数据将存在一定的时间差，如果将这些数据直接送入后端测频测向，势必噪声运行频率较低，甚至出现稳定性问题。所以有必要在数据连接端将多路数据缓冲同步，其结构如图9所示。假设有4通道数据，选择其中一个通道作为最终同步通道，其他通道全部以该通道同步。为保证同步，所有通道采用双时钟驱动。通过缓冲，最终的数据即可完成同步。主控部分负责协调各模块之间的同步复位，流水线的冲刷，通信模块的指令执行，以及功率状态的切换。
[0053] 对于大信号处理来说，当中频输入信号幅度大于ADC的量化上限时，信号如果直接进信道化，如果只有一个信号，则会产生谐波，而谐波在经
过采样频率一般的整数倍之后又会产生大量的折叠信号；如果同时存在多个信号，则会产生大量的交调和折叠；这些情况都会在多个信道同时有信号输出，导致信道化混乱，因此，必须在信道化前识别出大信号，抑制其输出。
[0054] 设计中采用以下方式处理大信号：压副瓣支路采用动态拼接的方式，
覆盖整机动态范围，作为参考，判断是否出现了大信号。对于检测支路，使用ADC的溢出标志，判断信号是否超过ADC量程，如果主信道出现大信号或者信号超过ADC量程，则关闭输出，避免后端出现错误。如果其他信道出现了溢出，则打上错误标记，在信道数据合成时，如发现此错误则中止输出。
[0055] 对于信号分裂处理来说，因为组合采用单通道检测，多通道同步的方法，不存在多通道处理，最终
配对失误的问题。外界的信号情况比较复杂，受环境和雷达信号本身
质量不佳的影响，信号的幅度可能出现较多的异常情况，幅度的起伏较大，可能出现较多的幅度分裂，为了防止出现这一情况，信道化单元在处理时将幅度信号做平滑处理，将边沿检测和幅度平滑检测相结合，同时增加了多径拖尾检测，避免因为边沿检测失败而造成的内部处理异常。对于下图所示的信号，平滑滤波器会将信号的凹陷部分加以处理避免出现窄脉冲分裂，而且边沿检测滤波器对窄脉冲(正或负)本身有一定的平滑作用，这两者结合的可以避免窄脉宽的正或负脉冲造成的信号分裂或虚警。
[0056] 宽带信号在经过数字信道化后会在多个信道产生窄脉冲，俗称“兔耳”。这种情况不仅发生在信号的上升下降沿，在脉冲内发生相位跳变是也会出现。接收单元在信道化之后通过窄脉冲检测，将80ns以下的独立脉冲滤除，避免后端无触发。
[0057] 上述技术方案所设计多路雷达射频信号数字接收系统，采用多路微波前端和多路数字接收机设计，结合全FPGA数字信号处理，有效应对数字化接收机数据吞吐量大、运算速度高的要求，并且系统中与信号处理的串行通信在FPGA内部使用软CPU完成，这样既保证了功能的实现，又简化了设计，同时，在信号检测中还将使用邻信道抑制、信道跟踪等技术，以保证最终测量的正确性；此外本发明设计贯彻通用化、模块化、标准化设计的原则，尽量使得各个模块的功能相对独立、完整，使得各个模块之间的接口关系，硬件接口连接线最少，方便各个模块之间独立设计、调试、检验。
[0058] 上面结合附图对本发明的实施方式作了详细说明，但是本发明并不限于上述实施方式，在本领域普通技术人员所具备的知识范围内，还可以在不脱离本发明宗旨的前提下做出各种变化。
