技术领域
[0001] 本
发明涉及雷达测试技术领域，具体为一种雷达模拟器的接收机。
背景技术
[0002] 雷达模拟器是一种用于测试雷达性能、降低雷达实验成本的工具，常见的雷达模拟器都通过复制目标雷达的
信号进行转发，在雷达的屏幕上模拟出虚拟目标，实现目标雷达欺骗的效果，这种技术在军用和民用的雷达测试、雷达
电子对抗、雷达操作训练等场合具有非常广泛的应用。
[0003] 雷达模拟器的设计过程中，为了达到目标雷达信号的完整模拟，通常需要对目标雷达发射的信号下变频后进行完整的“复制”，这种做法在雷达带宽不高的情况下，比较容易实现，例如，目标雷达为10GHz-10.2GHz的线性调频脉冲雷达，带宽为200MHz，要模拟这种雷达的信号，只需要采用
采样率400Msps以上的
模数转换芯片，即可以实现信号的有效采集。
[0004] 随着雷达的载频提高，带宽也原来越高，实现4GHz带宽的E波段雷达并不少见，在这种情况下，采用高速采集的方式(大于等于8Gsps采样率)，就对
电路板、模数转换芯片、主控芯片都提出了很高的要求，数字电路的造价也远远高于普通的采样系统。
发明内容
[0005] (一)解决的技术问题
[0006] 针对
现有技术的不足，本发明提供了一种雷达模拟器的接收机，解决了现有雷达接收机不能降低射频部分和中频采样部分的
频率，从而增大了整个采样、处理链路的成本和设计难度，降低了研发速度的问题。
[0007] (二)技术方案
[0008] 为实现以上目的，本发明通过以下技术方案予以实现：一种雷达模拟器的接收机，包括：第一下变频系统，第二下变频系统，检波系统，频率存储系统，其中，目标雷达信号作为第一射频
输入信号，所述第一下变频系统根据所述第一射频输入信号，向所述检波系统提供检波输入信号，向所述第二下变频系统提供第二射频输入信号；所述检波系统根据所述检波输入信号向所述频率存储系统提供第一
数字信号；所述第二下变频系统根据所述第二射频输入信号，向所述频率存储系统提供第二数字信号；所述频率存储系统，向所述第二下变频系统根据所述第一数字信号向所述第二下变频系统提供第二
本振输入信号，以及根据所述第一数字信号和所述第二数字信号生成雷达
模拟信号。
[0009] 进一步地，所述第一下变频系统包括：
耦合器，
混频器和
滤波器，其中，所述第一射频输入信号作为所述耦合器的输入信号，所述耦合器根据所述第一射频输入信号输出所述检波输入信号，和所述混频器的射频输入信号；所述混频器根据所述混频器的射频输入信号和本振信号生成
输出信号，所述本振信号为所述目标雷达信号的载频信号；所述混频器的输出信号经过所述滤波器后，输出信号作为所述第二射频输入信号。
[0010] 进一步地，所述检波系统包括：
检波器，和
放大器，其中，所述检波器根据所述检波输入信号生成检波输出信号，经过所述放大器后，输出信号作为所述第一数字信号。
[0011] 进一步地，所述频率存储系统包括：FPGA和信号发生器，其中，所述FPGA根据所述第一数字信号控制所述信号发生器向所述第二下变频系统提供第二本振输入信号，以及根据所述第一数字信号和所述第二数字信号生成雷达模拟信号。
[0012] 进一步地，所述信号发生器为DAC或DDS。
[0013] 进一步地，所述第二下变频系统包括：下变频子系统和
模数转换器，其中，所述下变频子系统根据所述第二频输入信号和所述第二本振输入信号生成输出信号，经过所述模数转换器生成所述第二数字信号。
[0014] 进一步地，所述下变频子系统为零中频下变频系统，所述模数转换器包括第一模数转换器和第二模数转换器，或者所述模数转换器包括多个通道。
[0015] 进一步地，所述第一下变频系统为超外差系统。
[0016] 进一步地，所述检波器为包络检波器。
[0017] 进一步地，所述耦合器为定向耦合器。
[0018] (三)有益效果
[0019] 本发明提供了一种雷达模拟器的接收机。与现有技术相比具备以下有益效果：该雷达模拟器的接收机，通过在定向耦合器的信号输入
接口接入目标雷达
射频信号RF，且定向耦合器的小信号接口连接至检波器，定向耦合器的输出信号连接至混频器，且混频器的LO端连接载频信号端口，混频器的IF端连接至滤波器，零中频下变频系统的RF端连接至滤波器，且零中频下变频系统的LO端连接至DAC，放大器的输入端与检波器的输出端连接，且放大器的输出端与FPGA的输入端连接，可实现通过采用两次下变频方案，第一次为超外差，第二次为零中频，且零中频的LO为完全匹配目标雷达的信号，极大的降低射频部分和中频采样部分的频率，从而降低整个采样、处理链路的成本和设计难度，提高了研发速度，很好的达到了利用线性调频信号的延迟特征和使用检波器检测信号的重频周期，来使射频部分和中频采样部分的频率降低的目的，实现了以第二次下变频为动态变化，可自动逼近的频率逼近信号。
附图说明
[0020] 图1为根据本发明
实施例的一种雷达模拟器的接收机的结构示意图；
[0021] 图2为根据本发明实施例的一种雷达模拟器的接收机的结构示意图；
[0022] 图3为根据本发明实施例的检测线性调频信号斜率的折线图；
[0023] 图4为根据本发明实施例的储存的调制信号与雷达发射信号进行
混叠的折线图。
[0024] 图中，101定向耦合器、102混频器、103零中频下变频系统、104放大器、105载频、106检波器、107FPGA、108DAC、109ADC、110滤波器。
具体实施方式
[0025] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0026] 请参阅图1-4，本发明实施例提供一种技术方案，一种雷达模拟器的接收机，包括：第一下变频系统，第二下变频系统，检波系统，频率存储系统，其中，目标雷达信号作为第一射频输入信号，所述第一下变频系统根据所述第一射频输入信号，向所述检波系统提供检波输入信号，向所述第二下变频系统提供第二射频输入信号；所述检波系统根据所述检波输入信号向所述频率存储系统提供第一数字信号；所述第二下变频系统根据所述第二射频输入信号，向所述频率存储系统提供第二数字信号；所述频率存储系统，向所述第二下变频系统根据所述第一数字信号向所述第二下变频系统提供第二本振输入信号，以及根据所述第一数字信号和所述第二数字信号生成雷达模拟信号。
[0027] 可选地，所述第一下变频系统包括：耦合器，混频器和滤波器，其中，所述第一射频输入信号作为所述耦合器的输入信号，所述耦合器根据所述第一射频输入信号输出所述检波输入信号，和所述混频器的射频输入信号；所述混频器根据所述混频器的射频输入信号和本振信号生成输出信号，所述本振信号为所述目标雷达信号的载频信号；所述混频器的输出信号经过所述滤波器后，输出信号作为所述第二射频输入信号。
[0028] 可选地，所述检波系统包括：检波器，和放大器，其中，所述检波器根据所述检波输入信号生成检波输出信号，经过所述放大器后，输出信号作为所述第一数字信号。
[0029] 可选地，所述频率存储系统包括：FPGA和信号发生器，其中，所述FPGA根据所述第一数字信号控制所述信号发生器向所述第二下变频系统提供第二本振输入信号，以及根据所述第一数字信号和所述第二数字信号生成雷达模拟信号。
[0030] 可选地，所述信号发生器为DAC或DDS。
[0031] 可选地，所述第二下变频系统包括：下变频子系统和模数转换器，其中，所述下变频子系统根据所述第二频输入信号和所述第二本振输入信号生成输出信号，经过所述模数转换器生成所述第二数字信号。
[0032] 可选地，所述下变频子系统为零中频下变频系统，所述模数转换器包括第一模数转换器和第二模数转换器，或者所述模数转换器包括多个通道。
[0033] 可选地，所述第一下变频系统为超外差系统。
[0034] 可选地，所述检波器为包络检波器。
[0035] 可选地，所述耦合器为定向耦合器。
[0036] 在本发明的一个可选的实施例中，提供了一种雷达模拟器的接收机，包括定向耦合器101、混频器102、零中频下变频系统103、放大器104、载频105、检波器106、FPGA107、DAC108、ADC109和滤波器110，定向耦合器101的信号输入接口接入目标雷达射频信号RF，且定向耦合器101的小信号接口连接至检波器106，定向耦合器101的输出信号连接至混频器102，且混频器102的LO端连接载频105信号端口，混频器102的IF端连接至滤波器110，零中频下变频系统103的RF端连接至滤波器110，且零中频下变频系统103的LO端连接至DAC108，放大器104的输入端与检波器106的输出端连接，且放大器104的输出端与FPGA107的输入端连接。
[0037] 本发明实施例中，混频器102的RF端连接定向耦合器101的输出接口。
[0038] 本发明实施例中，零中频下变频系统103的IQ通道连接与ADC109的模拟输入端口连接。
[0039] 本发明实施例中，放大器104能够将检波器的电平放大至FPGA107数字端口的高低电平触发范围。
[0040] 本发明实施例中，载频105信号为接收机外部或内部给出目标雷达的载频信号，能够由接收机内部生成或由外部输入。
[0041] 本发明实施例中，检波器106的模拟信号是由定向耦合器101输入，且检波器106的数字信号输出至FPGA107。
[0042] 本发明实施例中，FPGA107的数字引脚分别连接至放大器104、ADC109和DAC108。
[0043] 本发明实施例中，DAC108能够生成给零中频下变频系统103作为本振的信号，且DAC108可由DDS代替。
[0044] 本发明实施例中，ADC109使用双通道或两个单通道ADC，分别能够接收零中频下变频系统103的两路输出信号。
[0045] 工作原理如下：
[0046] 1.检测调频连续波的重频周期
[0047] 该检测由定向耦合器101连接的检波器106获取，该周期用于生成和目标雷达周期一致的周期扫频信号，现代雷达通常使用线性调频体制，最常使用的是
锯齿波，即在一定的
频率范围内，雷达的频率从低到高线性增长，当频率达到最高的时候，频率发生装置通常会有一定的延迟时间，这个时间内不会产生任何有效频率，因此，利用这个特点，包络检波器106可以检测到一个频率最低时的上升沿，可以检测到频率最高时的下降沿，因此，一个上升沿和一个下降沿之间的时间，就是一个调频连续波的重频周期时间。
[0048] 2.检测线性调频信号的斜率
[0049] 检测方法是：DAC108生成一个在频域中表现为斜率逐渐由小到大的斜坡信号，于是输入到射频
开关的射频频率，在频域上的表现会形成如图3的绿色线的斜坡信号，该信号被称为频域逼近信号，当频域逼近信号与目标雷达的射频信号完全一致的时候，AD采样芯片采集到的信号频率最低，由此，可以检测到目标雷达的调频连续波斜率。
[0050] 由于目标雷达的重频周期已经获知，该信息在检测线性调频信号的斜率时将被用到，具体方法是，在检波器106的上升沿处开始发射频域逼近信号，在检波器106的下降沿处结束该频域逼近信号，保证逼近信号和雷达的原信号基本同步。
[0051] 3.频率储存
[0052] 此技术类似于DRFM技术，通过FPGA107的DDS核生成与该FMCW调制完全一样的调制信号，储存在FPGA107内，当检波器106检测到目标雷达信号时，立即输出该信号。
[0053] 4.储存的调制信号与雷达发射信号进行混叠
[0054] 此时通过检波器106进行触发，如果检波器106检测到信号到来，FPGA107立即控制DAC108或者DDS发出本振信号到混频器102，但是从收到检波信号到发出本振信号依然存在一定的延迟时间，从而使得两个频率在混频器102中存在一定的相对差，如图3所示，这个频差就是被输入进ADC109的中频信号，ADC109就可以得到一个频率非常低、信号依然完整保留的中频信号。
[0055] 由于使用了完全一致的调频斜率、完全一致的线性调频重复周期、得到一个固定频点的中频信号，因此足够雷达模拟器记录并还原信号的形式。
[0056] 至此，系统就将一个频率非常高的雷达信号转换成了信号频率很低的零中频信号，当信号形式发生了变化时，例如：多chirp形式线性调频连续波雷达，中频信号的频点也发生了变化，雷达中包含多普勒信息，中频频点也会发生相应变化，均可以体现在接收机的ADC109采集结果中。
[0057] 由图2和图3可知，载频105即工作原理步骤1中获取到的载频，重频时间即工作原理步骤2中的重频时间，本发明通过
软件模拟和实际
数据采集计算仿真证明确实可以有效降低采样数据。
[0058] 本发明的频率逼近的技术不限于在第二次下变频，即：不管在中频、射频进行频率逼近的匹配，都属于本
专利的保护范围。
[0059] 需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。
[0060] 尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、
修改、替换和变型，本发明的范围由所附
权利要求及其等同物限定。
