이산 웨이브렛 변환을 위한 VLSI의 구조
专利汇可以提供이산 웨이브렛 변환을 위한 VLSI의 구조专利检索，专利查询，专利分析的服务。并且본 발명은 이산 웨이브렛 변환 계산을 위한 시스톨릭 어레이 구조에 있어서, 저주파 웨이브렛 필터와 고주파 웨이브렛 필터의 계수들을 저장하고 있으며 입력 값과 저장 값을 곱하여 출력하는 프로세싱 엘리먼트에 의하여 한 레벨의 분석 웨이브렛의 계산 및 한 레벨의 합성 웨이브렛의 계산시 고주파 필터 출력과 저주파 출력을 번갈아서 계산하여 다음 레벨에서 사용되지 않는 출력 시퀀스를 계산하지 않도록 하는 것임을 특징으로 하는 이산 웨이브렛 변환 계산을 위한 시스톨릭 어레이 구조를 제시한다.，下面是이산 웨이브렛 변환을 위한 VLSI의 구조专利的具体信息内容。
이산 웨이브렛 변환을 위한 VLSI의 구조
제 1도는 DWT의 3레벨 분석 과정을 보여주는 도면,
제 2도는 DWT의 3레벨 합성 과정을 보여주는 도면,
제 3도는 한 레벨 분석 웨이브렛 계산을 위한 타입Ⅰ 시스톨릭 어레이 구조를 보여주는 도면,
제 4도는 한 레벨 분석 웨이브렛 계산을 위한 타입Ⅱ 시스톨릭 어레이 구조를 보여주는 도면,
제 5도는 제 3도에 도시된 타입Ⅰ 및 제 4도에 도시된 타입Ⅱ에 사용된 프로세싱 엘리먼트들의 기능을 나타내는 도면,
제 6도는 3 레벨 DWT 계산을 위한 시스톨릭 어레이 구조를 나타내는 도면,
제 7도는 한 레벨 합성 웨이브렛 계산을 위한 시스톨릭 어레이 구조를 보여주는 도면.
본 발명은 이산 웨이브렛 변환(Discrete Wavelet Transform, 이하에서는 DWT라 함)을 위한 시스톨릭 어레이 구조에 관한 것이다.
영상 압축 방법 중 변환 부호화 방식은 압축률이 우수하나 사용되는 기저(basis)들이 블록 사이에서 비연속적이므로 재생 연산에서 블록 효과가 발생한다. 이러한 블록 효과를 줄이기 위하여 최근 DWT가 제시되었다. DWT는 시간과 주파수에 대하여 국부성을 가지고 신호를 표현할 수 있어서 비정상 과정(nonstationary)을 갖는 영상 신호를 해석함에 유리하고 이를 이용하여 표현된 영상은 인간 시각 특성과 비슷하여 최근 영상 처리 분야에서 각광을 받기 시작하였다.
그러나, DWT는 유용한 변환임에도 불구하고 계산량이 많아서 실시간 처리가 어려운 문제점이 있다. 이러한 문제를 해결하기 위하여 병렬 컴퓨터를 이용하여 알고리즘의 처리 속도를 향상시키는 방법이 연구되고 있다. 최근에는 범용 컴퓨터가 가지는 가격상의 문제, 복잡성 그리고 시스템에 의한 부하 등을 고려하여 특정 알고리즘을 위한 전용 컴퓨터 개발이 촉진되어 왔는데, VLSI 기술을 이용한 시스톨릭/웨이브프론트 어레이가 그 대표적인 예이다.
시스톨릭 어레이는 VLSI 기술을 이용하여 특정한 알고리즘의 수행 속도를 향상시키기 위하여 최대한의 동시 실행을 이룬 전용 하드웨어 구조로서 시스톨릭 어레이의 특징은 모듈성, 규칙성, 국부적 연결성, 고도의 종속 연결성, 잘 동기된 다중 처리 등에 있다. 이러한 구조는 제어가 간단하고 단위 시간당 처리량이 많아서 DSP 분야에서 많이 사용된다.
DWT 계산을 위한 종래의 구조로는 먼저 1990년에 발표된 Knowles의 구조로 이는 중간 결과값을 저장하기 위하여 큰 멀티플렉서가 필요한 단점이 있다. Parhi와 Nishitani는 계산 시간이 짧은 folded architecture를 제안했지만 복잡한 라우팅(routing)과 제어를 위한 하드웨어가 필요하다는 단점이 있다. 또한 이 구조는 필터 사이즈가 변하면 구조가 간단하게 확정되지 않는다는 단점이 있다. Vishwanath et al.은 RPA(Recursive Pyramid Algorithm)을 이용하여 구현하였지만 라우팅 네트워크가 필요하다는 단점이 있다.
본 발명의 목적은 상기한 바와 같은 종래 구조의 단점을 보완한 DWT 계산을 위한 시스톨릭 어레이 구조를 제시하는데 있다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명은 이산 웨이브렛 변환 계산을 위한 시스톨릭 어레이 구조에 있어서, 저주파 웨이브렛 필터와 고주파 웨이브렛 필터의 계수들을 저장하고 있으며 입력 값과 저장 값을 곱하여 출력하는 프로세싱 엘리먼트에 의하여 한 레벨의 분석 웨이브렛의 계산 및 한 레벨의 합성 웨이브렛의 계산시 고주파 필터 출력과 저주파 출력을 번갈아서 계산하여 다음 레벨에서 사용되지 않는 출력 시퀀스를 계산하지 않도록 하는 것임을 특징으로 하는 이산 웨이브렛 변환 계산을 위한 시스톨릭 어레이 구조를 제시한다.
또한, 본 발명에서는 상기한 바와 같은 한 레벨 계산을 위한 시스톨릭 어레이 구조의 입력과 출력을 직렬로 연결하여 다중 레벨의 이산 웨이브렛 변환 계산이 가능하도록 하는 시스톨릭 어레이 구조를 제시한다.
이하에서는 첨부된 도면을 참조하면서 본 발명을 상세하게 설명한다.
본 명세서에서는 편의상 레벨 수가 3이고 필터 탭 수가 4인 DWT 계산을 위한 시스톨릭 어레이 구조를 예를 들어 설명한다.
본 발명에 의한 DWT 계산을 위한 시스톨릭 어레이 구조를 설명하기에 앞서 DWT를 설명한다.
DWT는 서브밴드 코팅의 한 예로 분석 과정과 합성 과정으로 이루어져 있다.
제 1도는 DWT의 3레벨 분석 과정을 보여주는 도면이다.
제 1도에서 G는 고주파 웨이브렛 필터이고, H는 저주파 웨이브렛 필터이다. 입력 신호 a가 입력되면, G 필터를 통과한 신호는 2:1 다운샘플링되어 u로 출력된다. 반면에 H필터를 통과하고 다운샘플링된 신호 v는 G필터와 H필터를 다시 통과하게 된다.
제 2도는 DWT의 3레벨 합성 과정을 보여주는 도면이다.
제 2도에 도시된 3레벨 합성 과정은 제 1도의 3레벨 분석 과정의 역이다. 입력 신호 y와 z가 1:2 업샘플링 되어 각각 G필터와 H필터를 통과한 후 합하여 x신호가 된다.
제 1도와 제 2도는 1차원 DWT의 전체적인 블록도로서 주요한 특징은 다음과 같다.
첫째, 각 레벨이 동일하게 구성되어 있다. 즉, G와 H 필터링하는 블록과 다운샘플링하는 블록이 하나의 블록을 구성하고 있다. 그러나, 각 블록이 동일하지만 다운샘플링에 의하여 각 레벨의 입력값의 타이밍이 달라서 하드웨어 구현에 문제가 있다. 더욱 구체적으로 설명하면, 첫번째 레벨에서는 매 클럭마다 입력되지만 두번째 클럭에서는 첫번째 레벨에서의 다운샘플링에 의하여 짝수 클럭에서만 입력이 되고, 세번째 레벨에서는 네 클럭마다 입력된다.
둘째, 계산량이 많은 부분은 저주파 웨이브렛 필터 H를 통과하는 부분으로 이 블록을 어떻게 구현하느냐가 중요한 문제가 된다.
셋째, 각각의 레벨이 G와 H 필터를 통과한 후 다운샘플링되므로 필터링 계산 결과값이 모두 필요하지 않으므로 하드웨어 구현시 이러한 특징으로 이용하여야 한다.
이하에서는 상기에서 설명한 DWT 시스톨릭 어레이 구조를 이용하여 구현하는 방법을 설명한다.
고주파 웨이브렛 필터인 G와 저주파 웨이브렛 필터인 H의 전달함수가 다음의 식(1)과 같이 표시된다고 가정한다.
G(z)=g 0 +g 1 z 1 +g 2 z -2 +g 3 z -3
H(z)=h 0 +h 1 z 1 +h 2 z -2 +h 3 z -3 (1))
한 레벨의 DWT 계산 과정을 표시하면 다음의 식(2)과 같다.
v 0 =a 0 h 0
v 1 =a 1 h 0 +a 0 h 1
v 2 =a 2 h 0 +a 1 h 1 +a 0 h 2
v 3 =a 3 h 0 +a 2 h 1 +a 1 h 2 +a 0 h 3 (2)
v 4 =a 4 h 0 +a 3 h 1 +a 2 h 2 +a 1 h 3
v 5 =a 5 h 0 +a 4 h 1 +a 3 h 2 +a 2 h 3
:
상기 식(2)에서 a n 은 입력 시퀀스를 나타내고, v n 은 저주파 출력 시퀀스를 나타낸다.
상기 식(2)에서 v 2n+1 , n≥0, 은 다음 레벨에서 사용되지 않는 것이므로 계산할 필요가 없고, a 2n h 2m 과 a 2n+1 h 2m+1 의 계산만이 필요하다. 본 발명에서는 이러한 특징을 이용하여 한 레벨의 분석 DWT 계산을 위한 구조를 제 3도 및 제 4도에 도시된 바와 같이 제안한다.
제 3도는 한 레벨 분석 웨이브렛 계산을 위한 타입Ⅰ 시스톨릭 어레이 구조를 보여주는 도면이고, 제 4도는 한 레벨 분석 웨이브렛 계산을 위한 타입Ⅱ 시스톨릭 어레이 구조를 보여주는 도면이다.
제 3도 및 제 4도에 도시된 구조에서는 H(z)와 G(z)가 프로세싱 엘리먼트(PE, Processing Element)에 저장되어 있고 입력 a n 이 좌측으로부터 입력되어 출력 v 2n 과 u 2n 을 번갈아가며 계산하도록 하였다. 이와 같은 방식으로 필요하지 않은 값인 v 2n+1 을 계산하지 않고 u 2n 을 계산하도록 하였다. 제 3도에 도시된 A1~A3은 두 입력의 합을 계산하는 프로세싱 엘리먼트이고, D는 입력을 한 클럭 지연시키는 프로세싱 엘리먼트이다. 또한, 제 3도에서 x, y, z는 지연되는 클럭 수를 의미하는 것으로서 다음의 식(4)에 의하여 구할 수 있다.
x = C(t 1 -t 2 )
= C(t 0 -t 1 )
y = C(t 0 -t 2 )-2(3)
z = C(t 1 -t 2 )+y
상기 식(3)에서 C는 클럭 차이를 나타낸다. 예를 들어 첫번째, 두번째, 그리고 세번째 레벨의 x는 1, 2, 그리고 4, y는 0, 2 그리고 6이고, z는 1, 4 그리고 10이 된다. 제 3도 및 제 4도에서 한 클럭은 한 번의 합과 곱을 수행하는 시간이다.
제 4도에 도시된 타입Ⅱ 시스톨릭 어레이 구조에서는 D 프로세싱 엘리먼트와 A 프로세싱 엘리먼트는 필요하지 않다.
제 5도는 제 3도에 도시된 타입Ⅰ 및 제 4도에 도시된 타입Ⅱ에 사용된 프로세싱 엘리먼트들의 기능을 나타내는 도면이다.
제 5(a)도는 프로세싱 엘리먼트에 저장된 g(h)와 입력 a를 곱하여 출력하는 프로세싱 엘리먼트, 제 5(b)도는 입력을 한 클럭 지연시키는 프로세싱 엘리먼트, 제 5(c)도는 두 입력을 더하는 프로세싱 엘리먼트로서 제 5(a) 내지 (c)도에 도시된 프로세싱 엘리먼트는 제 3도에 도시된 타입Ⅰ의 시스톨릭 어레이 구조에 사용되는 것이다. 제 5(d)도는 입력 a, d 및 e에 대하여 a와 d를 전달하고 ah+d+e를 계산하는 프로세싱 엘리먼트로서 제 4도에 도시된 타입Ⅱ의 시스톨릭 어레이 구조에 사용되는 것이다.
제 3도 및 제 4도에 도시된 시스톨릭 어레이 구조의 이해를 돕기 위하여 데이터의 흐름을 다음의 표1과 같이 나타낸다.
표 1
t1
상기한 바와 같은 한 레벨 웨이브렛 분석 필터에 의하여 3 레벨 웨이브렛 분석 필터를 구성하기 위하여는 3개의 프로세싱 엘리먼트 어레이를 제 6도와 같이 연결해야 한다.
제 6도는 3 레벨 DWT 계산을 위한 시스톨릭 어레이 구조를 나타내는 도면이다.
제 6도에서 입력은 a n 이고 첫번째 레벨의 고주파 출력 u n 은 출력되고 저주파 출력 v n 은 두번째 프로세싱 엘리먼트 어레이로 입력된다. 상기한 방식으로 수행하면 세번째 프로세싱 엘리먼트에서 저주파와 고주파 출력인 y n 과 z n 이 출력된다.
제 7도는 한 레벨 합성 웨이브렛 계산을 위한 시스톨릭 어레이 구조를 보여주는 도면이다.
첫번째 레벨 합성 웨이브렛 필터 계산은 다음의 식(4)과 같이 계산된다.
a 0 =g 0u0 +h 0 v 0
a 1 =g 1 u 0 +h 1 v 0
a 2 =g 0 u 2 +g 2 u 0 +h 0 v 2 +h 2 v 0 (4)
a 3 =g 1 u 2 +g 3 u 0 +h 1 v 2 +h 3 v 0
a 4 =g 0 u 4 +g 2 u 2 +h 0 v 4 +h 2 v 2
제 7도에 도시된 시스톨릭 어레이 구조는 한 레벨 합성 웨이브렛 필터 계산 과정에서도 분석 과정에서와 마찬가지로, g m u 2n+1 과 h m v 2n+1 , n≥0, 은 계산할 필요가 없으므로 g m u 2n 과 h m v 2n 만을 계산하도록 한다. 저주파와 고주파 필터 계수는 프로세싱 엘리먼트에 저장되도록 하였고 입력이 좌측으로 되도록 하였다. 즉, 제 3도에 도시된 한 레벨 분석 웨이브렛 계산을 위한 타입Ⅰ 시스톨릭 어레이 구조와 입력값과 프로세싱 엘리먼트에 저장된 필터 계수값만이 다르다.
3 레벨 웨이브렛 합성과정도 3 레벨 웨이브렛 분석과정에서와 마찬가지로, 세 개의 프로세싱 엘리먼트를 제 6도에 도시된 바와 같이 연결해야 한다.
본 발명에 의하여 제시된 시스톨릭 어레이 구조와 종래의 시스톨릭 어레이 구조에 의한 DWT 계산의 성능을 표 2에서 비교 분석하였다.
표 2
t2
상기 표 2에서 N은 시퀀스 크기, L은 레벨수, M은 필터 탭 수를 각각 나타낸다.
상기 표 2에 나타난 성능 분석 결과를 보면, 본 발명에 의한 시스톨릭 어레이 구조가 Nm개의 곱셈 프로세싱 엘리먼트가 필요한 반면에 종래의 구조의 Lee et al.의 구조와 Vishwanath et al.의 구조는 Nm 또는 m개의 곱셈 프로세싱 엘리먼트가 필요하다. 계산 시간과 필요한 프로세싱 엘리먼트의 개수에서는 Parhi와 Nishitani의 구조가 가장 성능이 좋지만 메모리 블록이 필요하다는 단점이 있다. 즉, 본 발명에 의한 시스톨릭 어레이 구조는 종래의 구조에서 필요로 하는 제어 유닛, 메모리 유닛, 또는 라우팅 네트워크 등의 추가적인 하드웨어가 필요없는 장점이 있다.
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