正交时钟除法器
专利汇可以提供正交时钟除法器专利检索，专利查询，专利分析的服务。并且通过按4/n定标处理(110，210，310)、其后跟随着除4处理(120，220，320)来实施除n处理。通过时钟 相位 选择处理， 正交 输入时钟有助于按4/n定标处理。通过引入终端除4处理，容易提供正交输出 信号 。除3正交除法器通过选择每个第三正交时钟相位来实现按4/n定标处理，并且除4处理的正交输出提供 控制信号 来实现这个每个第三时钟相位选择。，下面是正交时钟除法器专利的具体信息内容。
1、一种除n系统(100)，包括：
定标器(110，210)，被配置为实施输入时钟的输入频率的定标，以 便在输入频率的4/n倍的中频上产生中间时钟；和
计数器(120，220)，被配置为实施中频的除法，以便在中频的1/4 倍的输出频率上产生输出时钟。
2、权利要求1的系统(100)，其中定标器(110，210)包括4∶1 多路复用器(310)。
3、权利要求2的系统(100)，其中输入时钟包括一组输入正交时钟 信号(Iin，Iin-，Qin，Qin-)。
4、权利要求3的系统(100)，其中输出时钟包括一组输出正交时钟 信号(Iout，Iout-，Qout，Qout-)。
5、权利要求1的系统(100)，其中输入时钟包括一组输入正交时钟 信号(Iin，Iin-，Qin，Qin-)。
6、权利要求1的系统(100)，其中输出时钟包括一组输出正交时钟 信号(Iout，Iout-，Qout，Qout-)。
7、权利要求6的系统(100)，其中该组输出正交时钟信号(Iout， Iout-，Qout，Qout-)被操作耦合到定标器(110，210)，以有助于输入 时钟的定标。
8、权利要求6的系统(100)，其中输入时钟包括一组正交输入时钟 信号Iin、Iin-、Qin、Qin-；输出时钟包括一组正交输出时钟信号Iout、 Iout-、Qout、Qout-；以及定标器(110，210)如下提供中间时钟：
Ck＝(Iout-*Qout-)*Iin+(Iout*Qout-)*Qin-+(Iout*Qout)*Iin- +(Iout-*Qout)*Qin，
从而实施除3处理。
9、权利要求6的系统(100)，还包括通过两个输出正交时钟信号 (Iout，Qout)的异或生成的另一个输出时钟。
10、权利要求1的系统(100)，其中中间时钟被提供为系统(100) 的另一个输出时钟。
11、一种划分输入时钟的输入频率以便在输出频率上产生输出时钟的 方法，所述输出频率等于输入频率除以n的因子的频率，包括：
定标(110，210)输入时钟，以便在输入频率的4/n倍处产生中间信 号；和
利用4的因子划分(120，220)中间信号，以便在输出频率上产生输 出时钟。
12、权利要求11的方法，其中输入时钟包括一组正交输入时钟信号 (Iin，Iin-，Qin，Qin-)。
13、权利要求12的方法，其中通过从该组正交输入时钟信号(Iin， Iin-，Qin，Qin-)中选择(310)，对输入时钟实施定标(110，210)。
14、权利要求13的方法，其中输出时钟包括一组正交输出时钟信号 (Iout，Iout-，Qout，Qout-)。
15、权利要求11的方法，其中输入时钟包括一组正交输入时钟信号 Iin、Iin-、Qin和Qin-；输出时钟包括一组正交输出时钟信号Iout、Iout-、 Qout和Qout-；以及定标(210)输入时钟以产生中间信号Ck被实施为：
Ck＝(Iout-*Qout-)*Iin+(Iout*Qout-)*Qin-+(Iout*Qout)*Iin- +(Iout-*Qout)*Qin，
从而实施除3处理。
16、权利要求14的方法，还包括通过两个正交输出时钟信号(Iout， Qout)的异或生成另一个输出时钟。
17、权利要求11的方法，其中中间信号被提供为另一个输出时钟。
技术领域
本发明涉及电子和通信的领域，并且特别涉及用于生成正交时钟信号 的系统和方法。
背景技术
通信系统通常被构造成下变换高频输入信号，以便在较低中频上进行 后续处理。一般地，中频是对输入信号的高频的整数除法。
于2002年5月14日发布的授予Bo Sun的美国专利US 6389095公开 了一种除3计数器。该计数器包括被配置成在输入同相时钟(Iin)频率的 三分之一处生成“同相”输出时钟(Iout)的一对触发器，以及另一对触 发器，这另一对触发器在输入正交相位时钟(Qin)频率的三分之一处生成 “正交相位”输出时钟(Qout)。这两对触发器被适当地进行耦合，以最 小化冗余度。
发明内容
这些目的和其它目的是利用一种系统和方法来实现，所述系统和方法 经由按4/n定标(scale-by-4/n)处理、其后跟随着除4处理来实施除n 处理。通过时钟-相位选择处理，正交输入时钟有助于按4/n定标处理。通 过引入终端除4处理，容易地提供正交输出信号。除3正交除法器通过每 个第三正交时钟相位的选择来实现按4/n定标处理，并且除4处理的正交 输出提供控制信号来实现这每个第三时钟相位选择。
附图说明
图1示出了根据本发明的除n时钟生成器的范例方框图；
图2示出了根据本发明的正交除n时钟生成器的范例方框图；
图3示出了根据本发明的除3时钟生成器的范例方框图；
图4示出了根据本发明的用于除3时钟生成器中的4/3定标器的范例 方框图。
在整个附图中，相同的参考标记涉及相同的元件或者基本上执行相同 功能的元件。
具体实施方式
图2示出了根据本发明的正交除n时钟生成器的范例方框图。正交4/n 定标器210在正交输入时钟频率的4/n(倍)处提供中间时钟信号。正交输 入时钟包括分别在0°、90°、180°和270°的相对相位上的4个输入信号Iin、 Qin、Iin-和Qin-。也就是，每个可用的输入时钟信号隔开四分之一周期。
通常，分数定标诸如一般的m/n定标是一个复杂处理，并经常产生大 量的相位抖动。然而，在本申请中，利用正交输入时钟，可以经由时钟选 择方案来实现4/n定标。也就是，例如通过选择每个第三四分之一相位时 钟信号，可以实现4/3定标；通过选择每个第五四分之一相位时钟信号， 可以实现4/5定标，等等。也就是，通过从可用的输入时钟Iin、Qin、Iin- 和Qin-中选择出现在0°、270°、540°、810°、1080°等等上的输入时钟信号， 可以实现4/3定标；4/5定标选择出现在0°、450°、900°等等上的输入时钟 信号。由于这些输入时钟信号被假定为彼此的相位关系是精确的，因此输 出时钟信号将呈现最小的相位抖动。正如本技术领域中所公知的，从多个 可用的输入信号中进行选择通常是经由多路复用器来实现的，并因而正交 输入4/n定标器210仅仅是具有合适的选择控制信号的4:1多路复用器。
除4计数器220是传统的除4计数器，在图3中详细说明了其一个例 子。计数器220接收单个时钟输入，并且在中间时钟输入频率的四分之一 处分别在相对相位0°、90°、180°和270°生成四个输出信号Iout、Qout、 Iout-、Qout-。由于中间时钟输入位于定标器210的正交时钟输入频率的 4/n处，因此这些正交输出信号位于正交时钟输入的1/n频率上。
图3示出了根据本发明的除3时钟生成器的范例方框图。在本发明的 优选实施例中，正交时钟输出信号Iout、Qout、Iout-和Qout-用来从正交 时钟输入信号之中进行选择，以实施4/3定标，如图4中所具体示出的。 如上所述，为了实现4/3定标，出现在0°、270°、540°、810°、1080°等等 上的时钟信号被顺序选择。换句话说，4/3定标器310的单个中间输出时钟 对应于时钟输入信号Iin、Qin-、Iin-、Qin、Iin、Qin-等等的顺序选择。
图4示出了根据本发明的用于除3时钟生成器中的4/3定标器的范例 方框图。本领域普通技术人员之一将把图4识别为4:1多路复用器的方框 图。根据布尔(Boolean)，中间时钟信号Ck被给定为：
Ck＝(Iout-*Qout-)*Iin+(Iout*Qout-)*Qin-+(Iout*Qout)*Iin- +(Iout-*Qout)*Qin。
该电路的工作原理如下。假设Iout和Qout的初始状态被复位到0。 在此状态下，AND门(与门)311启用门315，以便把Iin时钟信号传播到 门319，而每个其它的门312-314禁用其对应门316-318。当Iin的有效边 缘出现并被传播到时钟输出Ck时，该时钟触发图3中的除4计数器220， 以便双态切换(toggle)Iout信号。由于Iout信号被确定，因此门311 禁用门315，阻止Iin信号进一步传播到输出时钟Ck。Iout的确定使门314 启用门318，从而将Qin-信号传播到输出时钟Ck，如希望的那样。当Qin- 信号被传播到除4计数器220时，双态切换Qout信号，这随后禁用门318 并启用门316，把Iin-信号传播到时钟输出Ck。当Iin-信号触发计数器 220时，再次双态切换Iout信号，这禁用门316和启用门313，从而把Qin 信号传播到时钟输出Ck。当Qin信号触发除4计数器220时，Qout信号再 次被双态切换，使计数器220返回到初始复位状态，并重复上述顺序。
正如对于本领域熟练技术人员之一将是显然的，图4中所示的逻辑功 能本身不需要实施为逻辑门。在优选实施例中，例如，电流导引逻辑用于 实现高速性能。
本领域熟练技术人员之一还会认识到，至传统的4:1多路复用器的输 入控制信号的其它组合可以被设计为选择每个第n四分之一周期输入时钟 信号，尽管将需要附加的时序电路来区分整个周期。例如，选择每个第7 四分之一周期输入以实现4/7定标使用了Iin、Qin-、Iin-、Qin、Iin等 与上述的每个第三四分之一周期输入的选择相同的顺序选择，并且需要附 加的控制信号，以便对于输入信号的整个时钟周期，禁用所有的选择器 315-318。以类似的方式，每个第5四分之一周期输入的选择需要整个时钟 周期禁用，以区分每个第1四分之一周期的选择；每个第11四分之一周期 输入的选择以实现4/11缩放需要两个周期禁用；等等。
如所示的，本发明特别适合于实现除3正交输入正交输出时钟生成器。 与上面提到的US6389095专利中需要两对触发器和某些组合逻辑相比，图3 的除3时钟生成器300利用一对触发器和一个4:1多路复用器从正交时钟 输入信号中生成正交时钟输出信号。在其它的除n实施例中将呈现类似的 效果。
上述仅仅阐明了本发明的原理。因而，将认识到，本领域熟练技术人 员将能够设计出那些没有在本文中明确描述或示出的采用本发明的原理并 因而落入本发明精神与范围之内的各种安排。例如，可以从所示的本发明 的除n计数器中获得其它的频率输出信号。例如，4/n的频率可以直接在 4/n定标器210的输出上获得。类似地，通过形成除n计数器的正交输出 Iout和Qout的异或，可以获得2/n的频率。鉴于本发明的公开，对于本 领域熟练技术人员来说，这些和其它的系统配置和最佳特征将是显然的并 被包含在以下权利要求的范畴之内。
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