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联合生成矩阵和校验矩阵的LDPC编码器和编码方法

阅读：804发布：2020-05-13

专利汇可以提供联合生成矩阵和校验矩阵的LDPC编码器和编码方法专利检索，专利查询，专利分析的服务。并且联合生成矩阵和校验矩阵的LDPC 编码器和编码方法,本发明涉及一种解决CCSDS近地通信系统中QC-LDPC码编码的方案，其特征在于，所述系统的QC-LDPC码的编码器主要由控制器、并行移位寄存器加累加滤波器和滤波线性反馈移位寄存器三部分组成，综合使用生成矩阵和校验矩阵，采用两级流水线机制。本发明提供的QC-LDPC编码器，能在保持编码速度不变的条件下有效减少资源需求，具有资源消耗少、功耗小、成本低等优点。，下面是联合生成矩阵和校验矩阵的LDPC编码器和编码方法专利的具体信息内容。

权利要求

1.一种适合于CCSDS近地通信系统采用的QC-LDPC码的编码器，QC-LDPC码的生成矩
阵G是由a×t个b×b阶循环矩阵Gi，j构成的阵列，校验矩阵H是由c×t个b×b阶循环矩阵构成的阵列，其中，a=14，t=16，b=511，c=t-a=2，1≤i≤a，1≤j≤t，生成矩阵G对应码字v=(s,p)，G的前a块列对应的是信息向量s，后c块列对应的是校验向量p=(e1,e2,…,e1022)，以b比特为一段，信息向量s被等分为a段，即s=(s1,s2,…,sa)，校验向量p被等分为c=2段，即p=(p1,p2)，其中，p2=(px,py)，px=(e512,e513,e514)，py=(e515,e516,…,e1022)，其特征在于，所述编码器包括以下部件：
控制器，控制信息向量的输入、码字的输出和其它部件的运行，实现两级流水线；
并行移位寄存器加累加滤波器，用于计算部分校验向量p1、px和向量f；
滤波线性反馈移位寄存器，用于计算向量q、u和部分校验向量py。
2.如权利要求1所述的编码器，其特征在于，所述编码器联合生成矩阵G和校验矩阵H进行编码：先使用G计算部分校验向量p1和px，再使用近似下三角校验矩阵HALT计算部分校验向量py，从而得到码字v=(s,p1,px,py)。
3.如权利要求2所述的编码器，其特征在于，所述近似下三角校验矩阵HALT是通过对校验矩阵H进行变换而得到的：先将H第1、2块行中的所有置换矩阵分别循环右移472、319位，再将两个块行相加。
4.如权利要求1所述的编码器，其特征在于，所述并行移位寄存器加累加滤波器由寄存器R1～Ra+3、寄存器Ri，j、多位二输入与门Mi，j、多位二输入异或门Ai，j和56输入异或门A1组成，其中，1≤i≤a，1≤j≤c，A1的56个输入端对应HALT前a块列中的56个置换矩阵，每个置换矩阵所在块列号等于寄存器R1～Ra的下标，其循环右移位数加1等于寄存器的抽头位，R1～Ra+2、Ri，j、Mi，j和Ai，j构成了改进的并行移位寄存器加累加器，用于计算部分校验向量p1和px，R1～Ra、Ra+3和A1构成了一个56抽头滤波器，用于计算向量f。
5.如权利要求1、4所述的编码器，其特征在于，所述并行移位寄存器加累加滤波器同时计算部分校验向量p1、px和向量f：
初始时，寄存器R1～Ra存储的是信息向量s，寄存器Ra+1和Ra+2被清零，寄存器Ri，1加载生成矩阵中循环矩阵Gi，a+1的首行，寄存器Ri，2加载生成矩阵中循环矩阵Gi，a+2首行的前
3比特，其中，1≤i≤a；
每个时钟到来时，寄存器R1～Ra各自串行循环左移1次，56输入异或门A1将计算结果串行左移入寄存器Ra+3，寄存器Ri，1各自串行循环右移1次，寄存器Ri,2各自串行右移1次并从Gi，a+2首行的后面移入新的1比特，多位二输入与门Mi，j进行标量与向量的乘法运算，M1,j～Ma，j的乘积之和与寄存器Ra+j进行累加，其中，1≤j≤c；
重复上述过程，经过b个时钟周期完成运算，此时，寄存器R1～Ra存储的依然是信息向量s，寄存器Ra+1、Ra+2和Ra+3存储的分别是部分校验向量p1、px和向量f。
6.如权利要求1所述的编码器，其特征在于，所述滤波线性反馈移位寄存器由寄存器Ra+4～Ra+5和异或门A2～A4组成，A2的4个输入端对应HALT第a+1块列中的4个置换矩阵，每个置换矩阵的循环右移位数加4等于寄存器Ra+4的抽头位，Ra+4和A2构成了一个4抽头滤波器，用于计算向量q，A3、A4和Ra+5构成了线性反馈移位寄存器，用于计算向量u和部分校验向量py，异或门A3输出向量u，异或门A4输出部分校验向量py。
7.如权利要求1、6所述的编码器，其特征在于，所述滤波线性反馈移位寄存器同时计算向量q、u和部分校验向量py：
初始时，寄存器Ra+4存储的是部分校验向量p1，寄存器Ra+5的前b-3比特存储的是向量f，后3比特存储的是部分校验向量px；
每个时钟到来时，寄存器Ra+4串行循环左移1次，寄存器Ra+5串行左移1次；
重复上述过程，经过b-3个时钟周期完成运算，此时，寄存器Ra+4存储的依然是部分校验向量p1，寄存器Ra+5存储的是部分校验向量p2=(px,py)。
8.一种适合于CCSDS近地通信系统采用的QC-LDPC码的编码方法，QC-LDPC码的生成
矩阵G是由a×t个b×b阶循环矩阵Gi，j构成的阵列，校验矩阵H是由c×t个b×b阶循环
矩阵构成的阵列，其中，a=14，t=16，b=511，c=t-a=2，1≤i≤a，1≤j≤t，生成矩阵G对应码字v=(s,p)，G的前a块列对应的是信息向量s，后c块列对应的是校验向量p=(e1,e2,…,e1022)，以b比特为一段，信息向量s被等分为a段，即s=(s1,s2,…,sa)，校验向量p被等分为c=2段，即p=(p1,p2)，其中，p2=(px,py)，px=(e512,e513,e514)，py=(e515,e516,…,e1022)，其特征在于，所述编码方法包括以下步骤：
第1步，在第一级流水线，输入信息向量s，使用并行移位寄存器加累加滤波器计算部分校验向量p1、px和向量f；
第2步，在第二级流水线，利用第一级流水线的运算结果，使用滤波线性反馈移位寄存器计算向量q、u和部分校验向量py，并输出码字v=(s,p1,px,py)。

说明书全文

联合生成矩阵和校验矩阵的LDPC编码器和编码方法

技术领域

[0001] 本发明涉及近地太空数据通信领域，特别涉及一种CCSDS近地通信系统中QC-LDPC码编码器的高效实现方法。

背景技术

[0002] 由于在传输信道中存在的各种失真和噪声会对发送信号产生干扰，接收端不可避免地会出现数字信号产生误码的情况。为了降低误码率，需要采用信道编码技术。

[0003] 低密度奇偶校验（Low-Density Parity-Check,LDPC）码以其逼近Shannon限的优异性能成为信道编码领域的研究热点。准循环LDPC码（Quasic-LDPC，QC-LDPC）码是一种特殊的LDPC码，其编码可采用移位寄存器加累加器（Shift-Register-Adder-Accumulator,SRAA）加以实现。

[0004] SRAA法是利用生成矩阵G进行编码。QC-LDPC码的生成矩阵G是由a×t个b×b阶循环矩阵Gi，j（1≤i≤a,1≤j≤t）构成的阵列，t=a+c。与信息向量对应的一部分生成矩阵是单位矩阵，与校验向量对应的其余部分生成矩阵是高密度矩阵。并行SRAA法完成一次编码需要b+t个时钟周期，需要(ac+t)b个寄存器、acb个二输入与门和acb个二输入异或门。

[0005] CCSDS近地通信系统推荐了一种QC-LDPC码，其中，a=14，c=2，t=16，b=511。

[0006] CCSDS近地通信系统中QC-LDPC高速编码的现有解决方案是采用并行SRAA法，所需的编码时间是527个时钟周期，逻辑资源需要22484个寄存器、14308个二输入与门和14308个二输入异或门。当采用硬件实现时，如此多的资源需求意味着功耗大、成本高。

发明内容

[0007] 针对CCSDS近地通信系统QC-LDPC码高速编码的现有实现方案中存在的资源需求量大缺点，本发明提供了一种联合生成矩阵和校验矩阵的高效编码方法，能在保持编码速度不变的前提下，减少资源需求。

[0008] 如图3所示，CCSDS近地通信系统中QC-LDPC码的编码器主要由3部分组成：控制器、并行SRAA滤波器和滤波线性反馈移位寄存器（Linear Feedback Shift Register，LFSR），综合使用生成矩阵和校验矩阵。整个编码过程采用两级流水线机制，分2步完成：第1步，在第一级流水线，输入信息向量s，使用并行SRAA滤波器计算部分校验向量p1和px以及向量f；第2步，在第二级流水线，利用第一级流水线的运算结果，使用滤波LFSR计算向量q、u和部分校验向量py，并输出码字v=(s,p1,px,py)。

[0009] 本发明提供的QC-LDPC编码器，能在保持编码速度不变的前提下有效减少资源需求，从而达到降低硬件成本和功耗的目的。

[0010] 关于本发明的优点与精神可通过接下来的发明详述及附图得到进一步的了解。

附图说明

[0011] 图1是CCSDS近地通信系统中QC-LDPC码近似下三角校验矩阵HALT的结构示意图；

[0012] 图2给出了CCSDS近地通信系统中QC-LDPC码近似下三角校验矩阵HALT的详细构造；

[0013] 图3是CCSDS近地通信系统中QC-LDPC码的编码器整体结构；

[0014] 图4是并行SRAA滤波器的结构示意图；

[0015] 图5是滤波LFSR的结构示意图；

[0016] 图6是编码器各组成部分以及整个电路的硬件资源消耗；

[0017] 图7是各编码步骤以及整个编码过程所需的处理时间；

[0018] 图8比较了传统的并行SRAA法与本发明的编码速度和资源消耗。

具体实施方式

[0019] 下面结合附图和具体实施例对本发明作进一步说明，但不作为对本发明的限定。

[0020] QC-LDPC码是一类特殊的LDPC码，它的生成矩阵G和校验矩阵H都是由循环矩阵构成的阵列，具有分段循环特点，故被称为准循环LDPC码。从行的角度看，循环矩阵的每一行都是上一行（首行是末行）循环右移一位的结果；从列的角度看，循环矩阵的每一列都是前一列（首列是末列）循环下移一位的结果。循环矩阵的行向量构成的集合与列向量构成的集合完全相同，因此，循环矩阵完全可由它的首行或首列来表征。循环矩阵的行重和列重相同，记作w。如果w=0，那么该循环矩阵是全零矩阵。如果w=1，那么该循环矩阵是可置换的，称为置换矩阵，它可通过对单位矩阵I循环右移若干位得到。QC-LDPC码的校验矩阵H是由c×t个b×b阶循环矩阵Hi，j（1≤i≤c,1≤j≤t）构成的如下阵列：

[0021]

[0022] QC-LDPC码的生成矩阵G是由a×t个b×b阶循环矩阵Gi，（j 1≤i≤a,1≤j≤t）构成的阵列：

[0023]

[0024] G（或H）的连续b行和b列分别被称为块行和块列。

[0025] CCSDS近地通信系统推荐了一种QC-LDPC码，其中，a=14，c=2，t=16，b=511。对于CCSDS近地通信系统，校验矩阵H对应码字v=(s,p)，H的前a块列对应的是信息向量s，后c块列对应的是校验向量p=(e1,e2,…,ecb)。以b比特为一段，信息向量s被等分为a段，即s=(s1,s2,…,sa)；校验向量p被等分为c段，即p=(p1,p2)。对于校验矩阵H中的所有循环矩阵，均有w=2，可视为2个置换矩阵(w=1)之和。

[0026] 对校验矩阵H进行预处理，将其变换成近似下三角形状HALT，如图1所示。在图1中，所有子矩阵的单位都是1比特，T是下三角矩阵。预处理的过程如下：将H第1、2块行中的所有置换矩阵分别循环右移472、319位，在此基础上，将两个块行相加。在HALT中，前15块列中的所有循环矩阵均有w=4，可视为4个置换矩阵(w=1)之和，末块列中的循环矩阵有w=2，可视为2个置换矩阵(w=1)之和。图2给出了CCSDS近地通信系统中QC-LDPC码近似下三角校验矩阵HALT的详细构造，图中给出的是每个块列中置换矩阵的循环右移位数。

[0027] 在图 1 中，px=(e512,e513,e514)，py=(e515,e516,…,e1022)，p2=(px,py)，p=(p1,p2)，T T T T T T Tv=(s,p)。令E=[A C]，F=[B D]，L=[I 0]，则矩阵E对应信息向量s，矩阵F对应一部分校验向量p1，矩阵L对应另一部分校验向量px，矩阵T对应其余部分校验向量py。上述矩阵和向量满足如下关系：

[0028] pyT＝T-1(CsT+Dp1T+[pxT 0]) (3)

[0029] CCSDS近地通信系统中QC-LDPC码的校验矩阵H非满秩，因此，无法只用H进行编码，可考虑联合生成矩阵G和校验矩阵H进行编码。思路如下：先使用G计算部分校验向量p1和px，再使用HALT计算部分校验向量py。由生成矩阵G和式(3)，可得到QC-LDPC码的一般编码流程，包括以下步骤：

[0030] (1)使用生成矩阵G计算部分校验向量p1和px。

[0031] (2)计算向量fT＝CsT。

[0032] (3)计算向量qT＝Dp1T。

[0033] (4)计算向量uT＝fT+qT。

[0034] (5)计算部分校验向量pyT＝T-1(uT+[pxT 0])。

[0035] 根据上述编码流程，图3给出了适用于CCSDS近地通信系统中QC-LDPC码的编码器，它主要由控制器、并行SRAA滤波器和滤波LFSR三个功能模块组成，综合使用生成矩阵和校验矩阵，采用两级流水线机制。在第一级流水线，并行SRAA滤波器用于计算部分校验向量p1和px以及向量f。在第二级流水线，滤波LFSR用于计算向量q、u和部分校验向量py。

[0036] 图4是并行SRAA滤波器的结构示意图，主要由寄存器R1～Ra+3,Ri，j（1≤i≤a,1≤j≤2）、多位二输入与门Mi，j（1≤i≤a,1≤j≤2）、多位二输入异或门Ai，j（1≤i≤a,1≤j≤2）和56输入异或门A1组成。寄存器R1～Ra+2,Ri，j（1≤i≤a,1≤j≤2）、多位二输入与门Mi，j（1≤i≤a,1≤j≤2）和多位二输入异或门Ai，j（1≤i≤a,1≤j≤2）构成了改进的并行SRAA，用于计算部分校验向量p1和px。
寄存器R1～Ra,Ra+3和56输入异或门A1构成了一个56抽头滤波器，用于计算向量f。A1的每个输入端对应E中的一个置换矩阵，该置换矩阵所在块列号等于寄存器R1～Ra的下标，其循环右移位数加1等于寄存器的抽头位。

[0037] 并行SRAA滤波器同时计算部分校验向量p1和px以及向量f。初始时，寄存器R1～Ra存储的是信息向量s，寄存器Ra+1和Ra+2被清零，寄存器Ri，1（1≤i≤a）加载生成矩阵中循环矩阵Gi，a+1的首行，寄存器Ri,2（1≤i≤a）加载生成矩阵中循环矩阵Gi，a+2首行的前3比特。每个时钟到来时，寄存器R1～Ra各自串行循环左移1次，56输入异或门A1将计算结果串行左移入寄存器Ra+3，寄存器Ri，1（1≤i≤a）各自串行循环右移1次，寄存器Ri,2（1≤i≤a）各自串行右移1次并从Gi，a+2首行的后面移入新的1比特，多位二输入与门Mi，j进行标量与向量的乘法运算，M1，j～Ma，j（1≤j≤2）的乘积之和与寄存器Ra+j进行累加。重复上述过程，经过b个时钟周期完成运算。此时，寄存器R1～Ra存储的依然是信息向量s，寄存器Ra+1、Ra+2和Ra+3存储的分别是部分校验向量p1、px和向量f。

[0038] 图5是滤波LFSR的结构示意图，主要由寄存器Ra+4,Ra+5和异或门A2～A4组成。寄存器Ra+4和4输入异或门A2构成了一个4抽头滤波器，用于计算向量q。A2的每个输入端对应F中的一个置换矩阵，该置换矩阵的循环右移位数加4等于寄存器的抽头位。寄存器Ra+5和异或门A3，A4构成了LFSR，用于计算向量u和部分校验向量py。异或门A3输出向量u，异或门A4输出部分校验向量py。

[0039] 滤波LFSR同时计算向量q、u和部分校验向量py。初始时，寄存器Ra+4存储的是部分校验向量p1，寄存器Ra+5的前b-3比特存储的是向量f，后3比特存储的是部分校验向量px。每个时钟到来时，寄存器Ra+4串行循环左移1次，寄存器Ra+5串行左移1次。重复上述过程，经过b-3个时钟周期完成运算。此时，寄存器Ra+4存储的依然是部分校验向量p1，寄存器Ra+5存储的是部分校验向量p2=(px,py)。

[0040] 本发明提供了一种QC-LDPC码的高效编码方法，结合CCSDS近地通信系统中QC-LDPC码的编码器（如图3所示），其编码步骤描述如下：

[0041] 第1步，在第一级流水线，输入信息向量s，使用并行SRAA滤波器计算部分校验向量p1和px以及向量f；

[0042] 第2步，在第二级流水线，利用第一级流水线的运算结果，使用滤波LFSR计算向量q、u和部分校验向量py，并输出码字v=(s,p1,px,py)。

[0043] 图6总结了编码器各组成部分以及整个电路的硬件资源消耗。

[0044] 图7总结了各编码步骤以及整个编码过程所需的处理时间。注意，由于采用了两级流水线机制，整个编码过程所需的处理时间取决于单步的最大值。

[0045] 图8比较了传统的并行SRAA法与本发明的编码速度和资源消耗。本发明的编码速度与并行SRAA法基本相同。本发明使用了较少的寄存器、异或门和与门，耗费量分别是并行SRAA法的73%、51%和50%。综上可见，与传统的并行SRAA法相比，本发明在保持编码速度不变的条件下，具有资源消耗少、功耗小、成本低等优点。

[0046] 以上所述的实施例，只是本发明较优选的具体实施方式，本领域的技术人员在本发明技术方案范围内进行的通常变化和替换都应包含在本发明的保护范围内。

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