【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、バス回路に関し、さらに詳しくは、複数のデータバスを含むバス回路に関する。

【０００２】

【従来の技術】半導体集積回路装置は演算装置やメモリ等に代表される複数の回路ブロックで構成される。 半導体集積回路装置内の回路ブロック間でのデータの授受は、一般的にデータバスを用いる。

【０００３】図１１は半導体集積回路装置内の従来のバス回路のブロック図である。 図１１を参照して、複数の回路ブロック３はそれぞれ入出力回路２を有する。 それぞれの入出力回路２はデータバス１に接続される。 入出力回路２はドライバ６とレシーバ７とを含む。 ドライバ６は回路ブロック３からデータバス１へデータを出力する。 レシーバ７はデータバス１からデータを受け取る。
なお、図１１では回路ブロックを３つ示したが、さらに複数の回路ブロックがあってもよい。

【０００４】複数の回路ブロック３が同時にデータを送信するのを防止するため、回路ブロック３は、データバス１の使用権を取得しなければデータを送信することができない。 回路ブロック間でのデータバス１の使用権の調整は専用の制御回路（図示せず）で行われる。

【０００５】図１１では、１つの入出力回路２を有する回路ブロック３が１本のデータバス１に接続されている。 １本のデータバス上では１ビット分のデータが搬送される。 通常は、回路ブロック３のデータ処理単位は１
ビットではなく、３２ビット以上である。 よって、実際にはバス回路内のデータバス１は３２本以上あり、回路ブロック３は、それぞれのデータバスに接続された複数の入出力回路２を有する。

【０００６】近年では、半導体集積回路装置の加工寸法が微細化され、その結果、バス回路内の回路ブロック３
が一度に処理できるデータ数は、３２ビットから６４ビットへ、さらに１２８ビット以上に増加している。

【０００７】図１２は図１１中のドライバ６の回路図である。 図１２を参照して、ドライバ回路６はインバータ６２，６３と、ＮＡＮＤゲート６１と、ＮＯＲゲート６
４とを含む。 インバータ６２はＰチャネルＭＯＳトランジスタ６２１とＮチャネルＭＯＳトランジスタ６２２とを含む。 ドライバ信号ＥＮは、ＮＡＮＤゲート６１に入力され、インバータ６３を介してＮＯＲゲート６４に入力される信号であり、ドライバ６を活性化させるために外部から入力される信号である。

【０００８】バス使用権を取得した回路ブロック３では、ドライバ活性化信号ＥＮは活性状態（Ｈレベル）に設定される。 よって、ドライバ６は、データ信号ＤがＨ
レベルのときはドライバ６２からＨレベルの信号を出力し、データ信号ＤがＬレベルのときはＬレベルの信号を出力する。 また、バス使用権を取得していない回路ブロック３では、ドライバ活性化信号ＥＮはＬレベルに設定される。 よってドライバ６のＰチャネルＭＯＳトランジスタ６２１とＮチャネルＭＯＳトランジスタ６２２はともにオフとなり、その結果ドライバ６はハイインピーダンス状態となる。

【０００９】一方、レシーバ７はデータバス１上のすべてのデータを受信する。 受信したデータは回路ブロック３に送信される、回路ブロックは受信したデータを活用するか否かを判断する。 以上の動作により、バス回路内の回路ブロック３間でデータの授受が行われる。

【００１０】図１３は、バス回路内の複数のデータバスのうち、データ信号を搬送する３本のデータバスを示した回路図である。 図１３を参照して、データバスＢＵＳ
２はデータバスＢＵＳ１およびＢＵＳ３と隣接したデータバスである。 データバスＢＵＳ２はデータ信号Ｄ
_nを、データバスＢＵＳ１はデータ信号Ｄ _n-1を、データバスＢＵＳ３はデータ信号Ｄ _n+1を、それぞれ搬送する。 また、データバスＢＵＳ１〜ＢＵＳ３の一端にはそれぞれドライバＤＲ１〜ＤＲ３が接続される。 またデータバスＢＵＳ１〜ＢＵＳ３の他端にはそれぞれレシーバＲＶ１〜ＲＶ３が接続される。

【００１１】ここで、ドライバＤＲ２がデータバスＢＵ
Ｓ２にデータ信号Ｄ _nを出力するときに必要な配線容量について説明する。 初めに、データ信号Ｄ _nに対してデータ信号Ｄ _n+1とＤ _n-1が逆相で変化する場合について説明する。

【００１２】このとき、データ信号Ｄ _nとデータ信号Ｄ
_n+1との間での配線間容量Ｃｍは、ミラー効果により２
倍の大きさに見える。 なぜなら、配線間容量Ｃｍの一方の端子Ｃ１での電位が電源電位ＶＤＤから接地電位ＧＮ
Ｄまで変化したとき、配線間容量Ｃｍの他方の端子Ｃ２
での電位は接地電位ＧＮＤから電源電位ＶＤＤまで変化するからである。 そのため、端子Ｃ１から端子Ｃ２に対する相対的な電位変化量は２ＶＤＤとなる。

【００１３】データ信号Ｄ _nとデータ信号Ｄ _n-1との間での配線間容量Ｃｍも同様に、２倍の大きさに見える。

【００１４】以上より、ドライバＤＲ２がデータバスＢ
ＵＳ２上にデータ信号Ｄ _nを出力するために駆動しなければならない配線容量Ｃｎは次の式（１）で与えられる。

【００１５】 Ｃｎ＝２Ｃｍ＋２Ｃｍ＋ＣＬ＝４Ｃｍ＋ＣＬ … （１） ここでＣＬはデータバス対地容量である。

【００１６】次に、データ信号Ｄ _nに対してデータ信号Ｄ _n+1とＤ _n-1が同相で変化する場合について説明する。
このとき、配線間容量Ｃｍの端子間で電位差は発生しない。 よって、ドライバＤＲ２がデータバスＢＵＳ２にデータ信号Ｄ _nを出力するために駆動しなければならない配線容量Ｃｎは次の式（２）で与えられる。 Ｃｎ＝ＣＬ … （２）

【００１７】次に、データ信号Ｄ _n+1とＤ _n-1とが変化せず、データ信号Ｄ _nのみ変化する場合について説明する。 このとき、配線間容量Ｃｍでミラー効果は発生しない。 よって、ドライバＤＲ２がデータバスＢＵＳ２上にデータ信号Ｄ _nを出力するために駆動しなければならない配線容量Ｃｎは次の式（３）で与えられる。 Ｃｎ＝Ｃｍ＋Ｃｍ＋ＣＬ＝２Ｃｍ＋ＣＬ … （３）

【００１８】

【発明が解決しようとする課題】従来のバス回路では、
対地容量ＣＬが配線間容量Ｃｍよりも大きかったため、
データ信号の送信速度は隣接データバス上のデータ信号の変化に影響されなかった。 しかしながら、近年ではデータバスの微細加工の技術が進歩したため、データバス間隔が狭くなった。 その結果、配線間容量Ｃｍが対地容量ＣＬよりも大きくなってきた。

【００１９】ここで、図１３中のデータバスＢＵＳ２上のデータ信号Ｄ _nに対して、隣接するデータバス上のデータ信号が変化した場合のデータ信号の送信速度の変化について説明する。

【００２０】データ信号Ｄｎが電源電位ＶＤＤまたは接地電位ＧＮＤからＶＤＤ／２まで変化した時間をデータ信号送信時間△ｔと定義する。 データ信号送信時間△ｔ
は次の式（４）で近似される。

【００２１】 △ｔ＝ＶＤＤ×Ｃｎ／ＩＤ／２ … （４） ここで、ＩＤはドライバの平均電流駆動力である。

【００２２】たとえば、配線間容量Ｃｍ／接地容量ＣＬ
＝２であると仮定する。 データ信号Ｄ _nに対してデータ信号Ｄ _n+1およびＤ _n-1が逆相に変化した場合、データ信号Ｄ _nのデータ信号送信速度△ｔ１は、式（１）および（４）より以下の式で与えられる。

【００２３】 △ｔ１＝ＶＤＤ×（４Ｃｍ＋ＣＬ）／２ＩＤ ＝９ＶＤＤ×ＣＬ／２ＩＤ … （５）

【００２４】また、データ信号Ｄ _nに対してデータ信号Ｄ _n+1およびＤ _n-1が同相に変化した場合、データ信号Ｄ
_nのデータ信号送信速度△ｔ２は、式（２）および（４）より以下の式で与えられる。

【００２５】 △ｔ２＝ＶＤＤ×（ＣＬ）／２ＩＤ＝ＶＤＤ×ＣＬ／２ＩＤ … （６） 以上の結果より、データバスＢＵＳ２に隣接するデータバス上のデータ信号の変化により、データ信号Ｄ _nのデータ信号送信速度△ｔは、最大で９倍の差が生じる。

【００２６】半導体集積回路装置の動作速度は、最も遅い動作に律速される。 以上の結果、データバスの微細化加工は対地容量を小さくするものの配線間容量を増大し、動作速度を遅延する。

【００２７】この問題の解決策は、特開平８−１０２４
９１号公報で提案されている。 図１４はバス回路内の複数のデータバスのうち、データ信号を搬送する３本のデータバスを示した回路図である。

【００２８】図１４を参照して、このバス回路１００では、データバス長がＬであるデータバスＢＵＳ１〜ＢＵ
Ｓ３のうちデータバスＢＵＳ２にのみ、リピータＲＰ０
が挿入される。 リピータＲＰ０は、データバス長Ｌの半分の地点に挿入される。 その他の回路構成については図１３と同じである。 リピータＲＰ０は、入力されるデータ信号Ｄ _nを反転して出力する。

【００２９】バス回路１００では、隣接するデータバスＢＵＳ１〜ＢＵＳ３のデータ信号が逆相となる区間がデータバス長の半分になる。 よってバス回路の動作速度の遅延は防止できる。

【００３０】以上のように、特開平８−１０２４９１号公報で提案されたバス回路では、複数のデータバスのうち、奇数番目のデータバスにのみ、あるいは偶数番目のデータバスにのみ、リピータを少なくとも１つ挿入する。 挿入されたリピータは隣接するデータバスの逆相データ信号が併走する区間を減少させる。 そのためバス回路は動作速度の遅延を防止できる。

【００３１】しかしながら、特開平８−１０２４９１号公報で提案されたバス回路は、複数のデータバスのうち、奇数番目のデータバスにのみ、あるいは偶数番目のデータバスにのみリピータを挿入するため、リピータが挿入されたデータバスのデータ信号のみが遅延される。
よって、リピータが挿入されたデータバスのデータ信号と、リピータが挿入されないデータバスのデータ信号とで信号変化のタイミングがずれる。

【００３２】リピータＲＰ０が挿入されないデータバスにリピータの挿入数に等しい数のアンプを挿入することで、信号変化のタイミングのずれはなくすことができる。 たとえば、図１４でデータバスＢＵＳ１およびＢＵ
Ｓ３にそれぞれ１つのアンプを挿入することで、レシーバＲＶ１から３に入力されるデータ信号の信号変化のタイミングのずれはなくなる。 しかしながら、アンプの挿入はバス回路の消費電力を増加させる。

【００３３】この発明の目的は、データ信号の信号変化のタイミングがずれることなく動作サイクルタイムの遅延化を防止可能なバス回路を提供することである。

【００３４】

【課題を解決するための手段】この発明によるバス回路は、データを搬送する複数のデータバスと、データバスごとに設置され、データを論理反転するリピータとを含み、リピータは、隣接するデータバスにおいて、逆相のデータを搬送する区間がデータバス長の半分となるように、各データバスに少なくとも１つ設置される。

【００３５】これにより、データバス間の配線間容量が低下する。 その結果、バス回路の動作速度が遅延されるのを防止する。

【００３６】好ましくは、複数のデータバスは、奇数番目のデータバスにのみリピータが設置される第１の区間と、第１の区間と区間長さが等しく、偶数番目のデータバスにのみリピータが設置される第２の区間とを含み、
データバス長に応じて、第１の区間と第２の区間とが交互に配置される。

【００３７】これによりデータバス長に応じたバス回路の回路設計が容易となる。 好ましくは、データバスは、
一方向にデータを搬送する。

【００３８】好ましくは、データバスは、双方向にデータを搬送する。 好ましくは、データバスは、複数の回路ブロックと接続される。

【００３９】好ましくは、複数の回路ブロックは演算装置である。 好ましくは、複数の回路ブロックはメモリである。

【００４０】この発明によるバス回路設計方法は、データを搬送する複数のデータバスを含むバス回路を設計するバス回路設計方法であって、奇数番目のデータバスにのみ、データを論理反転するリピータが設置される第１
の区間と、第１の区間と区間長さが等しく、偶数番目のデータバスにのみリピータが設置される第２の区間とを準備するステップと、データバスの設定長さに応答して、第１の区間と第２の区間との配置すべき区間数を決定するステップと、決定された区間数に従って、第１の区間と第２の区間とを交互に配列するステップとを含む。

【００４１】これによりデータバス長に応じたバス回路の回路設計が容易となる。

【００４２】

【発明の実施の形態】以下、本発明の実施の形態を図面を参照して詳しく説明する。 なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

【００４３】［実施の形態１］図１は、この発明の実施の形態１によるバス回路の回路図である。 図１を参照して、バス回路２００はデータバスＢＵＳ１〜ＢＵＳ３
と、ドライバＤＲ１〜ＤＲ３と、レシーバＲＶ１〜ＲＶ
３とを含む。

【００４４】ドライバＤＲ１はデータバスＢＵＳ１の一端に接続され、レシーバＲＶ１はデータバスＢＵＳ１の他端に接続される。 同様にドライバＤＲ２とレシーバＲ
Ｖ２はデータバスＢＵＳ２に、ドライバＤＲ３とレシーバＲＶ３はデータバスＢＵＳ３に、それぞれ接続される。 データバスＢＵＳ２はデータ信号Ｄ _nを搬送する。
また、データバスＢＵＳ１はデータ信号Ｄ _n-1を、データバスＢＵＳ３はデータ信号Ｄ _n+1をそれぞれ搬送する。

【００４５】リピータＲＰ１はデータバスＢＵＳ１に挿入される。 同様に、リピータＲＰ２、ＲＰ３はそれぞれデータバスＢＵＳ２、ＢＵＳ３に挿入される。

【００４６】ここで、リピータＲＰ１〜ＲＰ３の挿入位置について説明する。 図１におけるデータバスＢＵＳ１
〜ＢＵＳ３のデータバス長をＬとする。 データバスＢＵ
Ｓ２に設置されたリピータＲＰ２とドライバＤＲ２との間の距離を区間Ａと称する。 リピータＲＰ１とドライバＤＲ１との間の距離から区間Ａ分の距離を差分した距離を区間Ｂと称する。 リピータＲＰ１とレシーバＲＶ１との距離を区間Ｃと称する。 データバスＢＵＳ３上のリピータＲＰ３の挿入位置は、データバスＢＵＳ１上のリピータＲＰ１の挿入位置に相当する位置である。

【００４７】以上に示した位置関係にリピータＲＰ１〜
ＲＰ３を挿入するとき、区間Ｂがデータバス長Ｌの半分となるようにリピータＲＰ１〜ＲＰ３を挿入する。 図１
では、区間Ａ＝区間Ｃ＝Ｌ／４，区間Ｂ＝Ｌ／２の場合について示している。

【００４８】以上のような回路構成であるバス回路２０
０でドライバＤＲ２からデータ信号Ｄ _nを出力したときの動作について説明する。

【００４９】初めに、データ信号Ｄ _nとデータ信号Ｄ _n-1
とが逆相で各データバス上を併走する場合について説明する。 データバスＢＵＳ２にはリピータＲＰ２が設置されている。 よって、区間Ａ通過後、データ信号Ｄ _nの信号成分が反転する。 一方、データ信号Ｄ _n-1は、区間Ｃ
ではリピータＲＰ１によりその信号成分が反転する。 よって、データ信号Ｄ _nとＤ _n-1とは、区間Ｂでは同相で併走する。 データ信号ＤｎとＤ _n+1との関係もデータ信号Ｄ _nとＤ _n-1との関係と同じであるため、その説明は繰り返さない。

【００５０】以上の結果、バス回路２００は、隣接するデータバス上のデータ信号が逆相で併走する区間を半分にする。

【００５１】データ信号Ｄ _nとデータ信号Ｄ _n-1とが同相で各データバス上を搬送される場合は、データ信号Ｄ _n
とデータ信号Ｄ _n-1とは区間Ｂで逆相で併走する。 その結果、バス回路２００は、隣接するデータバス上のデータ信号が逆相で搬送される区間を半分にする。 データ信号ＤｎとＤ _n+1との関係もデータ信号Ｄ _nとＤ _n-1との関係と同じであるため、その説明は繰り返さない。

【００５２】以上より、バス回路２００は、隣接するデータバス上のデータ信号が逆相で併走する区間をデータバス長の半分にする。 よって、バス回路２００の動作速度が遅延化されるのを防ぐ。 また、すべてのデータバスにリピータを挿入するため、データ信号の信号変化のタイミングは、ずれない。

【００５３】また、バス回路２００内のすべてのデータバス上にリピータは設置される。 よって、隣接するデータバスＢＵＳ１，２において、レシーバＲＶ１に入力されるデータ信号Ｄ _n-1と、レシーバＲＶ２に入力されるデータ信号Ｄ _nとの極性は反転しない。 よって、隣接するデータバスのレシーバのうち、どちらかの一方のレシーバが受け取ったデータ信号を論理反転させる必要がない。 このため、バス回路の設計効率が改善される。

【００５４】［実施の形態２］バス回路のデータバス長が非常に長い場合、データ信号の搬送速度は、データバスに複数のリピータを設置した方が速くなる。 さらに、
バス回路の動作の遅延を防止するためには、隣接するデータバスでのデータ信号が逆相で併走する区間を半分にするのがよい。

【００５５】ここで、１つのデータバスに複数のリピータを設置する場合のバス回路の設計方法について説明する。

【００５６】図２は、隣接するデータバスにおけるリピータの挿入パターン図である。 図２を参照して、データバスＢＵＳ１〜３におけるリピータの挿入パターンは、
データバスＢＵＳ２にリピータＲＰ２を挿入し、データバスＢＵＳ１，３にはリピータを挿入しない挿入パターンαと、データバスＢＵＳ１にリピータＲＰ１を、データバスＢＵＳ３にリピータＲＰ３をそれぞれ挿入し、データバスＢＵＳ２にはリピータを挿入しない挿入パターンβとがある。

【００５７】バス回路を設計する場合、図２に示した挿入パターンαと挿入パターンβとを交互に配列する。 使用する挿入パターンの数は、設計するバス回路のデータバス長、動作速度、消費電力等に応じて決定される。

【００５８】図３はこの発明の実施の形態２によるバス回路の回路図の一例として、使用する挿入パターンを２
つとした場合のバス回路の回路図である。 図３を参照して、バス回路３００はデータバス長Ｌ１のデータバスＢ
ＵＳ１〜３と、ドライバＤＲ１〜３と、レシーバＲＶ１
〜３とを含む。 ドライバＤＲ１はデータバスＢＵＳ１の一端に接続され、レシーバＲＶ１はデータバスＢＵＳ１
の他端に接続される。 同様にドライバＤＲ２とレシーバＲＶ２とはデータバスＢＵＳ２に接続される。 ドライバＤＲ３とレシーバＲＶ３とはデータバスＢＵＳ３に接続される。

【００５９】ここで、データバス長Ｌ１のバス回路が使用する最適な挿入パターン数が２であると決定された場合、データバス長Ｌ１を２等分した区間Ｐ１に図２の挿入パターンαを設置し、区間Ｐ２に挿入パターンβを設置する。 区間Ｐ１において挿入パターンαを設置するとき、リピータＲＰ２は区間Ｐ１のデータバスＢＵＳ２の中心の位置に挿入する。 同様に挿入パターンβを設置するとき、リピータＲＰ１は区間Ｐ２のデータバスＢＵＳ
１の中心の位置に設置し、リピータＲＰ３は区間Ｐ２のデータバスＢＵＳ３の中心の位置に設置する。 なお、挿入パターンβが区間Ｐ１に設置され、挿入パターンαが区間Ｐ２に設置されてもよい。

【００６０】以上の回路構成により、バス回路３００
は、隣接するデータバスで逆相のデータ信号が併走する区間を半分にする。

【００６１】図４は使用する挿入パターンを３つとした場合のバス回路の回路図である。 図４を参照して、バス回路４００はデータバス長Ｌ２のデータバスＢＵＳ１〜
ＢＵＳ３と、ドライバＤＲ１〜ＤＲ３と、レシーバＲＶ
１〜ＲＶ３とを含む。 各データバスとドライバとレシーバとの接続関係は図３のバス回路３００と同じであるのでその説明は繰り返さない。

【００６２】ここで、データバス長Ｌ２のバス回路が設置する最適な挿入パターン数が３であると決定された場合、データバス長Ｌ２を３等分した区間Ｐ３〜Ｐ５のうちの区間Ｐ３およびＰ５に挿入パターンαを設置する。
また区間Ｐ４に挿入パターンβを設置する。 なお、挿入パターンβが区間Ｐ３およびＰ５に設置され、挿入パターンαが区間Ｐ４に設置されてもよい。

【００６３】以上の回路構成により、バス回路で挿入パターンを３つ使用したバス回路４００も、バス回路３０
０と同じく、隣接するデータバスで逆相のデータ信号が併走する区間を半分にする。

【００６４】図５は使用する挿入パターンを４つとした場合のバス回路の回路図である。 図５を参照して、バス回路５００はデータバス長Ｌ３のデータバスＢＵＳ１〜
３と、ドライバＤＲ１〜３と、レシーバＲＶ１〜３とを含む。 各データバスとドライバとレシーバとの接続関係は図３のバス回路３００と同じであるのでその説明は繰り返さない。

【００６５】ここで、データバス長Ｌ３のバス回路５０
０が設置する最適な挿入パターン数が４であると決定された場合、データバス長Ｌ３を４等分した区間Ｐ６〜Ｐ
９のうちの区間Ｐ６およびＰ８に挿入パターンαを設置する。 また区間Ｐ７およびＰ９に挿入パターンβを設置する。 なお、パターンβが区間Ｐ６およびＰ８に設置され、パターンαが区間Ｐ７およびＰ９に設置されてもよい。

【００６６】以上の回路構成により、挿入パターンを４
つ使用したバス回路５００は、隣接するデータバスで逆相のデータ信号が併走する区間を半分にする。

【００６７】以上、図２に示した２種類の挿入パターンがバス回路に交互に設置される。 その結果、隣接するデータバス間で逆相のデータ信号が併走する区間はデータバス長の半分となる。 これにより、バス回路の動作速度の遅延化は防止される。

【００６８】また、実施の形態２によるバス回路は、リピータの数と等しい数のアンプをデータバスに挿入しないことから、消費電力を低減できる。 また、データバス長に応じて挿入パターン数を決定することで、バス回路の設計が容易になる。

【００６９】［実施の形態３］実施の形態１および２では、データ信号の進行方向が一方向の場合のバス回路について説明したが、双方向にデータ信号の授受を行うバス回路においても、隣接するデータバス間で逆相のデータ信号が併走する区間をデータバス長の半分にするほうが好ましい。

【００７０】図６はこの発明の実施の形態３におけるバス回路の回路図である。 図６を参照して、バス回路６０
０は、長さがＬであるデータバスＢＵＳ１〜３と、入出力回路６０１〜６０６と、リピータＲＰＲ１〜ＲＰＲ
３，ＲＰＬ１〜ＲＰＬ３とを含む。

【００７１】入出力回路６０１はドライバＤＲＲ１とレシーバＲＶ４とを含む。 入出力回路６０２はドライバＤ
ＲＬ１とレシーバＲＶ１とを含む。 入出力回路６０１はデータバスＢＵＳ１の一端に、入出力回路６０２はデータバスＢＵＳ１の他端に接続される。 データバスＢＵＳ
１はデータ信号を双方向に搬送する。 データ信号ＤＲ
_n-1がドライバＤＲＲ１から出力されたとき、データ信号ＤＲ _n-1はレシーバＲＶ１に入力される。 一方、データ信号ＤＬ _n-1がドライバＤＲＬ１から出力されたとき、データ信号ＤＬ _n-1はレシーバＲＶ４に入力される。

【００７２】入出力回路６０３はドライバＤＲＲ２とレシーバＲＶ５とを含み、入出力回路６０４はドライバＤ
ＲＬ２とレシーバＲＶ２とを含む。 また、入出力回路６
０３は、データバスＢＵＳ１における入出力回路６０１
が接続される一端に相当するデータバスＢＵＳ２の一端に、入出力回路６０４はデータバスＢＵＳ２の他端に接続される。 データバスＢＵＳ２はデータ信号を双方向に搬送する。

【００７３】入出力回路６０５はドライバＤＲＲ３とレシーバＲＶ６とを含み、入出力回路６０６はドライバＤ
ＲＬ３とレシーバＲＶ３とを含む。 また、入出力回路６
０５は、データバスＢＵＳ１における入出力回路６０１
が接続される一端に相当するデータバスＢＵＳ３の一端に、入出力回路６０６はデータバスＢＵＳ３の他端に接続される。 データバスＢＵＳ３はデータ信号を双方向に搬送する。

【００７４】ドライバＤＲＲ１，ＤＲＲ２，ＤＲＲ３にはドライバ活性化信号ＥＮＲが入力される。 また、ドライバＤＲＬ１，ＤＲＬ２，ＤＲＬ３にはドライバ活性化信号ＥＮＬが入力される。

【００７５】図７はバス回路６００で使用されるドライバＤＲＲ１〜ＤＲＲ３およびＤＲＬ１〜ＤＲＬ３の回路図である。 各ドライバの回路構成は同じであるため、ドライバＤＲＲ１〜ＤＲＲ３およびＤＲＬ１〜ＤＲＬ３をドライバと称して、その回路構成を説明する。

【００７６】図７を参照して、ドライバはインバータ３
２，３３と、ＮＡＮＤゲート３１と、ＮＯＲゲート３４
とを含む。

【００７７】インバータ３２は、電源ノードＶＤＤと接地ノードＧＮＤとの間に直列に接続されるＰチャネルＭ
ＯＳトランジスタ３２１とＮチャネルＭＯＳトランジスタ３２２とを含む。 ＰチャネルＭＯＳトランジスタ３２
１のソースは電源ノードＶＤＤに接続され、ＮチャネルＭＯＳトランジスタ３２２のソースは接地ノードＧＮＤ
に接続される。 また、ＰチャネルＭＯＳトランジスタ３
２１のドレインとＮチャネルＭＯＳトランジスタ３２２
のドレインとがノードＡ３で接続される。

【００７８】ＮＡＮＤゲート３１は、回路ブロックからのデータ信号とドライバ活性化信号ＥＮＲまたはＥＮＬ
とを受け、データ信号とドライバ活性化信号ＥＮＲまたはＥＮＬとの論理積を演算する。 ＮＡＮＤゲート３１
は、その演算結果を反転した信号をＰチャネルＭＯＳトランジスタ３２１のゲートへ出力する。

【００７９】ＮＯＲゲート３４は、インバータ３３から出力された信号とデータ信号とを入力し、インバータ３
３からの出力信号とデータ信号との論理和を演算し、その演算結果を反転した信号を出力する。 ＮＯＲゲート３
４から出力された信号は、ＮチャネルＭＯＳトランジスタ３２２のゲートに入力される。 インバータ３３は、ドライバ活性化信号ＥＮＲまたはＥＮＬを受け、反転する。

【００８０】再び図６に戻って、ドライバ活性化信号Ｅ
ＮＲが活性状態（Ｈレベル）に設定されたとき、ドライバＤＲＲ１〜ＤＲＲ３が活性化して、データ信号ＤＲ
_n-1 ，ＤＲ _n ，ＤＲ _n+1をそれぞれ出力する。 このときドライバ活性化信号ＥＮＬは非活性状態となっている。 よって、ドライバＤＲＬ１〜ＤＲＬ３は非活性状態である。 ドライバＤＲＲ１〜ＤＲＲ３から出力されたデータ信号ＤＲ _n-1 ，ＤＲ _n ，ＤＲ _n+1は、それぞれレシーバＲ
Ｖ１〜３に入力される。

【００８１】一方、ドライバ活性化信号ＥＮＬが活性状態（Ｈレベル）に設定されたとき、ドライバＤＲＬ１〜
ＤＲＬ３が活性化して、データ信号ＤＬ _n-1 ，ＤＬ _n ，Ｄ
Ｌ _{n+ 1}をそれぞれ出力する。 このとき、ドライバ活性化信号ＥＮＲは非活性状態である。 よって、ドライバＤＲ
Ｒ１〜ＤＲＲ３は非活性状態である。 よって、ドライバＤＲＬ１〜ＤＲＬ３から出力されたデータ信号Ｄ
Ｌ _n-1 ，ＤＬ _n ，ＤＬ _n+1は、それぞれレシーバＲＶ４〜
６に入力される。

【００８２】データバスＢＵＳ１には、入出力回路６０
１から３Ｌ／４の位置にリピータＲＰＲ１とＲＰＬ１とが接続される。 同様にデータバスＢＵＳ２には、入出力回路６０３からＬ／４の位置にリピータＲＰＲ２とＲＰ
Ｌ２とが接続される。 同様にデータバスＢＵＳ３には、
入出力回路６０５から３Ｌ／４の位置にリピータＲＰＲ
３とＲＰＬ３とが接続される。

【００８３】図８はリピータＲＰＲ１〜ＲＰＲ３およびＲＰＬ１〜ＲＰＬ３の回路図である。 各リピータの回路構成は同じであるため、リピータＲＰＲ１〜ＲＰＲ３およびＲＰＬ１〜ＲＰＬ３をリピータと称して、その回路構成を説明する。

【００８４】リピータはインバータ８１と、ＰチャネルＭＯＳトランジスタ８２，８３と、ＮチャネルＭＯＳトランジスタ８４，８５とを含む。

【００８５】ＰチャネルＭＯＳトランジスタ８２，８３
とＮチャネルＭＯＳトランジスタ８４，８５とは電源ノードＶＤＤと接地ノードＧＮＤとの間に直列に接続される。 ＰチャネルＭＯＳトランジスタ８２のソースは電源ノードＶＤＤに接続され、そのドレインはＰチャネルＭ
ＯＳトランジスタ８３のソースに接続される。 ＰチャネルＭＯＳトランジスタ８３のドレインはＮチャネルＭＯ
Ｓトランジスタ８４のドレインに接続される。 ＮチャネルＭＯＳトランジスタ８４のソースはＮチャネルＭＯＳ
トランジスタ８５のドレインに接続される。 ＮチャネルＭＯＳトランジスタ８５のソースは接地ノードＧＮＤに接続される。

【００８６】リピータＲＰＲ１〜３では、ＰチャネルＭ
ＯＳトランジスタ８２のゲートとＮチャネルＭＯＳトランジスタ８５のゲートとにはドライバ活性化信号ＥＮＲ
が入力される。 また、ＰチャネルＭＯＳトランジスタ８
３のゲートとＮチャネルＭＯＳトランジスタ８４のゲートとにはデータ信号が入力される。

【００８７】リピータＲＰＬ１〜３では、ＰチャネルＭ
ＯＳトランジスタ８２のゲートとＮチャネルＭＯＳトランジスタ８５のゲートとにはドライバ活性化信号ＥＮＬ
が入力される。 また、ＰチャネルＭＯＳトランジスタ８
３のゲートとＮチャネルＭＯＳトランジスタ８４のゲートとにはデータ信号が入力される。

【００８８】ここで、データバスＢＵＳ２に注目して、
バス回路６００の動作を説明する。 データバスＢＵＳ２
上でデータ信号Ｄ _Rnを搬送する場合、ドライバ活性化信号ＥＮＲを活性状態とする。 これによりドライバＤＲＲ
２およびリピータＲＰＲ２が活性化される。 また、ドライバ活性化信号ＥＮＬは非活性状態を保持するため、ドライバＤＲＬ２およびリピータＲＰＬ２は非活性となる。

【００８９】これにより、データ信号ＤＲ _nはドライバＤＲＲ２から出力され、データバスＢＵＳ２上を搬送され、レシーバＲＶ２に入力される。

【００９０】一方、データバスＢＵＳ２上でデータ信号ＤＬ _nを搬送する場合、ドライバ活性化信号ＥＮＬを活性状態とする。 これによりドライバＤＲＬ２およびリピータＲＰＬ２が活性化される。 また、ドライバ活性化信号ＥＮＲは非活性状態を保持するため、ドライバＤＲＲ
２およびリピータＲＰＲ２は非活性となる。

【００９１】これにより、データ信号ＤＬ _nはドライバＤＲＬ２から出力され、データバスＢＵＳ２上を搬送され、レシーバＲＶ５に入力される。

【００９２】なおデータバスＢＵＳ１でのデータ信号Ｄ
Ｒ _n-1 ，ＤＬ _n-1の搬送動作およびデータバスＢＵＳ３でのデータ信号ＤＲ _n+1 ，ＤＬ _n+1の搬送動作についてもデータバスＢＵＳ２での動作と同じであるため、その説明は繰り返さない。

【００９３】以上の動作により、バス回路６００は双方向でデータ信号の搬送を行うことができる。 さらに、隣接するデータバス上の各リピータは、逆相のデータ信号が併走する区間をデータバス長Ｌの半分にするように設置されている。 よって、バス回路６００の動作速度が遅延化されるのを防止する。

【００９４】［実施の形態４］図９はこの発明の実施の形態４におけるバス回路７００の回路図である。 図９を参照して、バス回路７００はデータバスＢＵＳ１，ＢＵ
Ｓ２と、メモリＭ０〜Ｍ２と、演算装置ＣＰＵと、リピータＲＰＲ０〜ＲＰＲ２，ＲＰＬ０〜ＲＰＬ２とを含む。

【００９５】メモリＭ０はデータバスＢＵＳ１とＢＵＳ
２とに接続される。 同様にメモリＭ１，Ｍ２もデータバスＢＵＳ１とＢＵＳ２とに接続される。

【００９６】また、演算装置ＣＰＵは各メモリからの読出動作または各メモリへの書込動作を制御する。 演算装置ＣＰＵは書込動作時には書込制御信号ＷＲを出力し、
読出動作時には読出制御信号ＲＤを出力する。 演算装置ＣＰＵはデータバスＢＵＳ１およびＢＵＳ２に接続される。

【００９７】リピータＲＰＲ０〜ＲＰＲ２およびＲＰＬ
０〜ＲＰＬ２はデータバスＢＵＳ上に設置される。 リピータＲＰＲ０〜ＲＰＲ２は書込制御信号ＷＲを受け活性化される。 また、リピータＲＰＬ０〜ＲＰＬ２は読出制御信号ＲＤを受け活性化される。 リピータＲＰＲ０〜Ｒ
ＰＲ２は書込動作時に隣接するデータバスＢＵＳ１および２上で併走するデータ信号が逆相となる区間をデータバス長の半分となるように設置される。 また、リピータＲＰＬ０〜ＲＰＬ２は読出動作時に隣接するデータバスＢＵＳ１および２上で併走するデータ信号が逆相となる区間をデータバス長の半分となるように設置される。

【００９８】以上の回路構成を持つバス回路７００の動作について説明する。 読出動作時、演算装置ＣＰＵから出力される読出制御信号ＲＤが活性化される。 このとき、リピータＲＰＬ０〜ＲＰＬ２は読出制御信号ＲＤを受け活性化される。 よって、各モジュールからＣＰＵにデータ信号が搬送される。 また、リピータＲＰＬ０〜Ｒ
ＰＬ２は、隣接するデータバス上で併走するデータ信号が逆相となる区間がデータバス長の半分となるように設置されるため、バス回路７００の動作速度は遅延化されない。

【００９９】同様に、書込動作時、演算装置ＣＰＵから出力される書込制御信号ＷＲが活性化される。 このとき、リピータＲＰＲ０〜ＲＰＲ２は書込制御信号ＷＲを受け活性化される。 その結果、演算装置ＣＰＵから各モジュールへデータ信号が搬送される。

【０１００】以上により、書込動作時用のリピータと読出動作時用のリピータをそれぞれ設置し、読出制御信号または書込制御信号により一方のリピータを活性化することで、隣接データバス間で逆相のデータ信号が併走する区間をデータバス長の半分にすることができる。 よって、バス回路７００の動作速度の遅延を防止できる。

【０１０１】［実施の形態５］データバス上に複数の回路ブロックが接続されている場合でも、リピータの設置により、動作速度の遅延を防止することができる。

【０１０２】図１０はこの発明の実施の形態５におけるバス回路８００の回路図である。 バス回路８００は、データバスＢＵＳ１，ＢＵＳ２と、回路ブロックＦ０〜Ｆ
４と、リピータＲＰＲ０〜ＲＰＲ３，ＲＰＬ０〜ＲＰＬ
３とを含む。

【０１０３】データバスＢＵＳ１，ＢＵＳ２はデータ信号を双方向に搬送する。 回路ブロックＦ０〜Ｆ４は、たとえば演算装置やメモリである。 回路ブロックＦ０〜Ｆ
４はそれぞれデータバスＢＵＳ１およびＢＵＳ２に接続される。 リピータＲＰＲ０〜ＲＰＲ３，ＲＰＬ０〜ＲＰ
Ｌ３は、データバスＢＵＳ１とＢＵＳ２との間で逆相のデータ信号が併走する区間をデータバス長の半分にするように、設置される。 図１０では、リピータＲＰＲ０とリピータＲＰＬ０とは、回路ブロックＦ０と回路ブロックＦ１との間のデータバスＢＵＳ１上に接続される。

【０１０４】同様に、リピータＲＰＲ１とリピータＲＰ
Ｌ１とは、回路ブロックＦ１と回路ブロックＦ２との間のデータバスＢＵＳ２上に接続される。 リピータＲＰＲ
２とリピータＲＰＬ２とは、回路ブロックＦ２と回路ブロックＦ３との間のデータバスＢＵＳ１上に接続される。 リピータＲＰＲ３とリピータＲＰＬ３とは、回路ブロックＦ３と回路ブロックＦ４との間のデータバスＢＵ
Ｓ２上に接続される。

【０１０５】バス回路８００はさらに、各モジュールと各リピータを制御するための制御信号を送信する制御信号線Ｃ０〜Ｃ７を含む。 制御信号線Ｃ０は回路ブロックＦ０とリピータＲＰＲ０とに接続される。 制御信号線Ｃ
１は回路ブロックＦ０と回路ブロックＦ１とリピータＲ
ＰＲ１とに接続される。 制御信号線Ｃ２は回路ブロックＦ０と回路ブロックＦ１と回路ブロックＦ２とリピータＲＰＲ２とに接続される。 制御信号線Ｃ３は回路ブロックＦ０〜Ｆ３とリピータＲＰＲ３とに接続される。

【０１０６】同様に、制御信号線Ｃ７は回路ブロックＦ
４とリピータＲＰＬ３とに接続される。 制御信号線Ｃ６
は回路ブロックＦ３，Ｆ４とリピータＲＰＬ２とに接続される。 制御信号線Ｃ５は回路ブロックＦ２〜Ｆ４とリピータＲＰＬ１とに接続される。 制御信号線Ｃ４は回路ブロックＦ１〜Ｆ４とリピータＲＰＬ０とに接続される。

【０１０７】以上の回路構成を持つバス回路８００の動作について説明する。 図１０中の回路ブロックＦ２に注目して、回路ブロックＦ２からデータ信号を送信する場合について説明する。

【０１０８】回路ブロックＦ２からデータ信号を出力する場合、制御信号線Ｃ２〜Ｃ５の制御信号が活性化される。 よって、制御信号線Ｃ２に接続されるリピータＲＰ
Ｒ２が活性化される。 同様に制御信号線Ｃ３に接続されるリピータＲＰＲ３と、制御信号線Ｃ４に接続されるリピータＲＰＬ０と、制御信号線Ｃ５に接続されるリピータＲＰＬ１とが活性化される。 よって、回路ブロックＦ
２から出力されたデータ信号は各回路ブロックＦ０，Ｆ
１，Ｆ３，Ｆ４に送信できる。 他の回路ブロックからデータ信号を出力する場合も、データ信号を送信するのに必要なリピータが活性化される。 以上により、汎用バスにおいても隣接するデータバス間で逆相データ信号が併走する区間をデータバス長の半分にすることができる。

【０１０９】今回開示された実施の形態はすべての点で例示であって制限的なものではないと解釈されるべきである。 本発明の範囲は上述した実施の形態ではなく特許請求の範囲によって定められ、特許請求の範囲と均等の意味およびその範囲内でのすべての変更が含まれることを意図するものである。

【０１１０】

【発明の効果】以上のように本発明によれば、隣接するデータバス間で逆相データ信号が併走する区間をデータバス長の半分となるように、データバスにリピータを挿入することで、バス回路の動作速度は遅延化されない。
また、双方向データバスでも、データ信号の送信方向に対応したリピータのみを活性化することで、動作速度の遅延化を防止することができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるバス回路の回路図である。

【図２】 隣接するデータバスにおけるリピータの挿入パターン図である。

【図３】 この発明の実施の形態２によるバス回路の回路図の一例として、使用する挿入パターンを２つとした場合のバス回路の回路図である。

【図４】 使用する挿入パターンを３つとした場合のバス回路の回路図である。

【図５】 使用する挿入パターンを４つとした場合のバス回路の回路図である。

【図６】 この発明の実施の形態３におけるバス回路の回路図である。

【図７】 バス回路６００で使用されるドライバＤＲＲ
１〜ＤＲＲ３およびＤＲＬ１〜ＤＲＬ３の回路図である。

【図８】 リピータＲＰＲ１〜ＲＰＲ３およびＲＰＬ１
〜ＲＰＬ３の回路図である。

【図９】 この発明の実施の形態４におけるバス回路７
００の回路図である。

【図１０】 この発明の実施の形態５におけるバス回路８００の回路図である。

【図１１】 半導体集積回路装置内の従来のバス回路のブロック図である。

【図１２】 図１１中のドライバ６の回路図である。

【図１３】 バス回路内の複数のデータバスのうち、データ信号を搬送する３本のデータバスを示した回路図である。

【図１４】 バス回路内の複数のデータバスのうち、データ信号を搬送する３本のデータバスを示した回路図である。

【符号の説明】

１，ＢＵＳ１〜ＢＵＳ３ データバス、２ 入出力回路、３ 回路ブロック、６，ＤＲ１〜ＤＲ３ ドライバ、７ レシーバ、３２，３３，６２，６３，８１，８
２ インバータ、１００，２００，３００，４００，５
００，６００，７００，８００ バス回路、６０１〜６
０６ 入出力回路、ＣＰＵ 演算装置、Ｆ０〜Ｆ４ 回路ブロック、Ｍ０〜Ｍ２ メモリ、ＲＰ０〜ＲＰ３ リピータ、ＲＶ１〜ＲＶ３ レシーバ。